[参考译文] LMK04828：PLL2 DLD Edge 下降

您好、 Étienne

您能提供原理图还是方框图？  

如您所述、PLL2失锁。 PLL1没有失锁这一事实告诉我、输入信号有效且 XO 正常工作。 然而、有一点与 PLL2没有锁定有关。 通常、即使没有有效的基准信号、此功能也应该能够锁定。 您是否能够共享时钟树以及 LMK04828的配置文件(最好是.tcs 文件、但十六进制文件也起作用)。

谢谢！

Michael

尊敬的 Etienne：  
我们需要一个简要的方框图或原理图来更好地了解这些器件的连接方式。  

如何 配置 STATUS_LD2？ 如果该引脚仍配置为 PLL2锁定检测、则该引脚必须为低电平。  
正如 Michael 所提到的、PLL2通常会始终锁定、问题通常是 PLL1。  
有关时钟树的含义、请参阅本文中的 Mouser： https://www.mouser.com/pdfdocs/clock-tree-101-timing-basics.pdf?srsltid=AfmBOopPIP73EfPZf_orwc2hviFKawRamns5KmSmBptypqh_Iccs 9OSK

此致、  

Vicente  

尊敬的 Etienne：  
查看您的原理图后、我可以更好地了解这些器件的连接方式。  
参考来自 LMX 器件-当 LMK04828解锁时、您知道参考时钟的状态是什么吗？  
LMX 器件是否也已解锁？  
LMX 器件输出 CML、是一个集电极开路、需要从外部上拉至 VDD、一个外部上拉电阻。  

如果您100%确定用作 LMK04828参考的 LMX 输出时钟始终有效-我会开始怀疑 VCXO。  

此致、  

Vicente