[参考译文] LMK05318BEVM：DPLL 锁相检测器参数

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1484427/lmk05318bevm-dpll-phase-lock-detecter-parameter

器件型号：LMK05318BEVM
主题中讨论的其他器件： LMK05318B

工具与软件：

您好！

我有 LMK05318BEVM、它运转良好。

我已经能够将100 MHz 输出频率与1KHz 输入频率(相位和频率)同步、并符合 TICS Pro 中设置的以下阈值参数：

对于 DPLL 锁相检测：
1. 锁定阈值7.59ns
2. Unlk THRESH 484.45ns

对于 DPLL 频率锁定检测：
1. 精度1ppm

这些阈值是我可以根据输入频率设置的最大值。我通过简单地测试几个值就发现了这一点。例如、当我将 Unlk THRESH 设置为484.45ns 时、相位不再锁定。我使用状态0 LED 的标志来检查它。
问题是、根据示波器、我最多可以在5ns 内得到输入和输出之间的相位偏移但根据 DPLL 锁相检测器的参数、相位偏移接近400ns。如果 TDC 的两个输入(分频基准和分频 VCO1)之间的相位差处于锁定阈值内、则 DPLL 被视为锁相。 TDC 频率为1kHz、因为 R 偏差器设置为1

我感到困惑。谁可以提供帮助？

Zain

7 个月前

0 admin 7 个月前

TI__Guru**** 2382630 points

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尊敬的 Zain：

您能否共享 TCS 文件？

-Riley

0 admin 7 个月前

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Riley、您好！

我

0 admin 7 个月前

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尊敬的 Zain：

感谢您提交文件。我会检查一下、然后回复给您。

-Riley

0 admin 6 个月前

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Riley、您好！

您有任何新信息吗？

我无法真正实现锁定相位的精确。在 OSCi 上、始终具有300us 偏移、在 TICS Pro 中、无法将 DPLL 相位锁定检测"Unlk THRESH"设置为485、45ns"以下。当我这么做时、相位被解锁。

Zain

0 admin 6 个月前

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尊敬的 Zain：

对于1kHz 输入、TI 建议从1PPS 默认配置开始、并根据系统需求更改输入和输出。

1PPS 默认配置具有用于低频输入的预设寄存器。对于1kHz 输入、建议 DPLL LBW 为1Hz 或10Hz。

对于 DPLL 锁定、务必验证输入：xxxREF_VALSTAT = 1。请尝试此配置：

e2e.ti.com/.../1kHz-REF_2C00_-LBW-1Hz_5F00_100hz_2D00_100MHz

如果您在输入基准的 P 侧使用单端、请确保 N 侧有50 Ω 端接。

-Riley

0 admin 6 个月前

TI__Guru**** 2382630 points

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尊敬的 Rieley：

问题已解决。这完全是由于 PLL LBW 设置过高、即100。我试过自己,得出的值为14。在任何情况下、它都是目前为止最好的、相位偏移为3ns、锁相时间为3.2s

问题、但我无法通过示波器进行确认。到目前为止、我已确认 DPLL 相锁检测的锁定时间。示波器显示相位偏移为203us。当我对芯片执行软复位时、它会稍微改变一点

为什么？

谢谢 Riley

Zain

0 admin 6 个月前

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尊敬的 Zain：

抱歉、LBW 中的拼写错误、我打算对1kHz 输入使用1Hz 或10Hz。很高兴听到它在您的最后工作

可以详细介绍一下相位偏移和锁定时间的测试吗？你想在这里实现什么目标？

-Riley

0 admin 6 个月前

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Riley、您好！

如果我想在示波器中检查相位偏移、可以得到203 us 偏移、有时为300 us 偏移。但在 TICS Pro 中、我将 DPLL 锁相检测设置为在偏移超过 3.2ns 时解锁。它工作得非常好。但示波器中的失调电压可能与 TICS Pro 中的失调电压不匹配？

我在这里错过了什么吗？

TICS Pro 中的相位偏移是否应该与示波器中的相位偏移匹配？

每次我进行软复位时、我都会得到另一个相位偏移。但它们在我们的规模上都太大了。

Zain

0 admin 6 个月前

TI__Guru**** 2382630 points

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尊敬的 Zain：

我想您在这里指的是不同的内容。

示波器上测量的相位偏移介于输入和输出之间-由于输出分频器的原因、每次复位时都会随机产生相位偏移。

DPLL 锁相检测不同于输入-输出之间的相位偏移。锁定和解锁阈值是指 DPLL 在输入时钟与来自 VCO 的 DPLL FB 时钟之间的 TDC 误差。当 TDC 误差处于 DPLL 频率和相锁阈值时、DPLL 标志锁定。

-Riley

0 admin 6 个月前

TI__Guru**** 2382630 points

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Riley、您好！

[报价 userid="538793" url="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1484427/lmk05318bevm-dpll-phase-lock-detecter-parameter/5726555 #5726555"]锁定和解锁阈值是指输入时钟与来自 VCO 的 DPLL FB 时钟之间 DPLL 的 TDC 错误。当 TDC 误差处于 DPLL 频率和相锁阈值时、DPLL 标志锁定。[/QUOT]

但这意味着相位偏移(测量的 TDC 误差)会介于阈值之间！！

是的、每次复位时实际上是随机的。

但相位同步在哪里呢？ LMK05318B 的数据表中提及"LMK05318B 是高性能网络同步器时钟器件"、兼容"IEEE 1588 PTP 从时钟"。 IEEE 1588 PTP 从时钟要求相位偏移 < 10ns

无论这里的意思是什么、无论它是否是输出分频器、输出都必须与输入同步。这就是所有这块芯片所经历的区别。

我无法想象该偏移位于 us 范围内。而所有它也是随机的!!

如何实现纳秒范围的相位同步？

这是可能的吗？

Zain

0 admin 6 个月前

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尊敬的 Zain：

为了实现同步、请尝试在 VCO 分频器和输出分频器上启用 SYNC：

- PLL1_P1_SYNC_EN = 1.

- CH0_1_SYNC_EN = 1

- CH7_SYNC_EN = 1.

- 通过切换 SYNC_SW = 1 -> 0使 SYNC 有效

-Riley

时钟和时序（参考译文帖）

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