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[参考译文] LMK04832：输出时钟在0延迟模式下不与输入时钟相位对齐

admin
Guru**** 2387660 points
Other Parts Discussed in Thread: LMK04832
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1507707/lmk04832-output-clocks-not-phase-aligned-with-input-clock-in-0-delay-mode

器件型号：LMK04832

工具/软件：

大家好！

我们利用 LMK04832尝试对齐 CLKout、外部 VCXO (用于 PLL2的 OscIn)和 ClkInX。 阅读数据表后、我们认为0延迟是实现这一点的理想方法。  我们尝试将 PLL 设置为双环路0延迟嵌套+级联模式、没有任何运气。  

我们已附加 TICS PRO 配置、以防缺少配置。 我们测得 ClkInX (10MHz)和 ClkOut (10MHz)之间的偏移为30ns。 我们知道、在0延迟模式下、与 VCXO、CLKIN 和输出时钟具有确定性的相位关系、它们可能不是边沿对齐。

我们正在寻找 SYNC、PLL R 分频器同步或偏移、我们可以应用于边沿对齐我们的 ClkInX、 OscIn 和 ClkOut。  

感谢您的帮助、

赠款

e2e.ti.com/.../LMK04832_5F00_NC_5F00_IDL_5F00_ODL.tcs

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    TI__Guru**** 2387660 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Grant 您好：  
    当前、对于您的配置、输出到输入相位的确定性不可能、因为 N/R 不会减少到"1"。  
    如果 R 不等于1、以至于多次都不是问题、我们会使 PLL R 分频器复位、但 N 分频器不会复位。  
    我们有一个应用手册、您可以参阅以了解更多信息。  
    您可以使用 Sysref 分频器作为反馈时钟(10MHz)、这也将确保 PLL1的 N 分频器也等于1。  
    也可以将 R 分频器从2更改为1。 可确保 N/R = 1。  
    否则、您可以减小从125MHz 反馈到10MHz 的输出时钟(同时将5MHz 到10MHz 的 PFD 加倍)、从而也将电流比降低 N/R 以降低到"1"。  
    此致、  

    Vicente  

    多个 LMK0482x 器件同步

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    TI__Guru**** 2387660 points
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    感谢您的答复、鉴于我们的硬件限制、您似乎不可能这样做。

    是否可以 在不影响输出毛刺的情况下对齐 LMK04832的所有 CLKout？ 其中一个输出驱动我们的 FPGA、在同步期间干扰时钟会导致我们的系统出现紧急情况。 我们尝试通过将 SYNC 禁用位设置为 true (寄存器0x144 = 0x10)来阻止它、但 FPGA 时钟绝不会与其他"同步"输出时钟对齐。

    谢谢、

    赠款

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    TI__Guru**** 2387660 points
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    Grant 您好：  
    遗憾的是、在 SYNC 事件期间无法实现这一点。  

    此致、  

    Vicente  

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    TI__Guru**** 2387660 points
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    尊敬的 Vicente：

    感谢您的快速答复。 是否有办法在不发生同步事件的情况下对齐输出时钟？

    谢谢、

    赠款

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    TI__Guru**** 2387660 points
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    尊敬的 Grant：  
    很遗憾、不会  
    需要一个 SYNC 事件来复位输出分频器、使其与时钟分配路径共享一个公共的上升沿、以便 输出可以进行边沿对齐。  

    此致、  

    Vicente