[参考译文] LMK04828：LMK04828多板同步问题

您好：

我们将在星期一联系您。

谢谢、

Michael

您好：  
您能否分享处于分发模式的设备的配置文件？  

只是为了确保我了解-您希望分发7.8125MHz 系统参考信号吗？  

此致、  

Vicente  

您好：
是的、我的主机的 SDCLK 为多个从器件分配7.8125M 时钟。

(__LW_AT__以下是生成7.8125M 同步时钟的配置文件。）

e2e.ti.com/.../M_5F00_SD7.8125.tcs

您好：  
我没有看到此从器件处于缓冲器模式。 我看到使用了两个 PLL。  

我知道您使用的是一个 LMK04828、并且使用内部 VCO 来生成各种输出时钟、  
从这些输出中、7.8125MHz 时钟将馈送到将在中运行的更多 LMK04828 (从器件)中  缓冲器 模式来扇出此7.8125MHz SYSREF 信号。  

我的理解是否正确？ 如果不是-请提供时钟树或方框图、以便更好地了解您尝试实现的目标。  

此致、  

Vicente  

您好：

我们明天会为您服务。

谢谢、

Michael

您好、

您能给我一些帮助吗？ 这个问题还没有得到很好的解决。 如果您可以先帮助我检查主机器和从机器的配置文件是否有问题、那将会很好。 另一个是我阅读了 multi-LMK SYNC 的文档。 也许我使用的是1a 这种情况会导致从器件输出时钟不稳定。 我尝试将其更改为 case 2b、但我没有成功配置时钟同步。 我想问是否有更详细的案例2b 配置规则文档？ 谢谢！

您好：

我们将能够在周一在我们的电路板上的实验室中复制此结果。

谢谢、

Michael

您好：

在您的电路板上使用我的主从配置程序时是否会出现同样的问题？

谢谢

您好：

根据时钟树、这种设置似乎是可行的。 您的配置看起来都很好。  

您的原理图通常看起来非常好、但 鉴于时钟源为 CMOS、我认为输入端存在一些不必要的分流器终端(即 CLK_4208_IN1_CMOS/TCXO_OUT_ATT)。  

您能否说明在上述示波器屏幕截图中测量的是哪个从时钟输出？ 如果您从其中一个输出组输出 SYSREF 信号也被驱动、则相位噪声会显著下降、尤其是因为驱动7.8125 MHz 的 SDCLKoutX 会在7.8125 MHz、15.625 MHz 等处产生谐波  

此外、您是否已经了解了输出端的组合 LVDS 信号？ 您能否尝试使用平衡-非平衡变压器将信号合并为一个信号、或者能否尝试使用数学函数从 P 信号中减去 N 信号(与差分信号的两次单独测量相比、这可能看起来更接近预期信号)？

谢谢、

Michael