工具/软件：
您好、
我正在测试 LMK05318BEVM 以生成时钟。 芯片在 APLL 模式下运行、输入由信号发生器 SDG6022X 生成(我将 J9更改为短接引脚2-3、以使用外部 XO 基准、其他插孔保持在默认位置)。 我尝试生成高质量、高精度且稳定的10MHz 输出。 不过、我发现当输入信号恰好位于40MHz、60MHz、80MHz 时、输出频率稳定性会显著下降。 您可以在下面看到 Allan 偏差图、在80MHz 输入端、有很多粗糙的频率噪声、而在80.2846MHz 输入端(只是任意值)具有平滑且稳定的频率。
此处显示了 TICS 软件设置、默认设置其他高级 APLL 参数。 
您知道为什么会出现此问题吗？
谢谢您、
Noah
您好、Noah：
您可以在"状态"页面上进行回读吗？ 什么是 BAW 锁状态？
请 尝试启用 DPLL。 DPLL 模式将 APLL 分子和分母设置为40位模式、而在 APLL 模式下为24位模式。 它是否有助于提高输出稳定性？
-莱利
这是"Status"页面、BAW 锁的状态为1。 我尝试启用了 DPLL、但没有任何帮助。 下面是一些更多的测量结果：
当输入频率精确为5MHz 的倍数时、似乎会出现问题。
嗨、Riley、这是 TICS 配置： 
我将在 APLL 模式下进行测试。 输入由信号发生器 SDG6022X 生成、我将 J9更改为短接引脚2-3、以使用外部 XO 基准、其他插孔保持在默认位置。
谢谢你
您好、Noah：
对于与 VCO1 2500 MHz 具有整数关系的 XO 频率、您需要使用整数模式 分频器来避免在 XO 频率围绕 N 分频器偏移时出现整数边界杂散(IBS)。
对于其他 XO 频率、它与2500 MHz 具有非整数关系、但小数部分也会影响输出杂散。 在(0、1)之间、我们希望避免将小数放在特殊分频器处：0-1、1/2、1/4-3/4、1/5、1/3、 等 这些小数位的位置在输出上产生杂散的风险较高。
您是否也可以尝试不同的抖动模式？
-莱利
