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[参考译文] LMX2694EPEVM:LMX2694EPEVM 的设计方法

Guru**** 2382630 points
Other Parts Discussed in Thread: LMX2582
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1516211/lmx2694epevm-design-method-for-lmx2694epevm

器件型号:LMX2694EPEVM
主题中讨论的其他器件:LMX2694-LMX2582、EP

工具/软件:

大家好、尊敬的 TI 支持团队

我购买了 LMX2694-LMX2694-LMX2694-LMX2694-LMX26146a EP 评估板、但我有一些问题、因此我想在此处发布它们。

(1) 有关评估板 PDF (snau245.pdf) 图 6 中列出的结果。
我知道图 6 中的结果是根据表 1 中列出的结果得出的。 我还知道、出厂评估板上的环路滤波器常数也是表 1 中列出的值。

但是、当我在使用 SIM 软件 PLLatinum Sim 的相同条件下执行设计时、LoopFilter 常数会显示不同的值。

我想知道这种差异的原因以及匹配评估板结果的正确仿真方法(环路滤波器设计方法)。

(2) 为了获得图 6、我是否应该如下图所示设置 TICS Pro?

e2e.ti.com/.../14GHzRegister.txt

请回答以上两个问题。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Naohiro-san:

    您的设计目标是 430kHz、但实际为 332.7kHz、因此环路滤波器与 EVM 默认值不同。

    这是因为您尚未设置 Gamma 和 T3/T1 比率的目标。

    EVM 默认值:

    设置与目标相同的值:

    环路滤波器将与 EVM 非常相似。

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    尊敬的 Noel Fung:
    感谢您的答复。
    我知道这个问题是由于没有设置 Gamma 和 T3/T1 参数所致。
    如果您能回答以下问题、并回答我初始帖子中的问题 (2)、我将不胜感激。
    (1) 我很抱歉我缺乏理解、但请您解释一下伽马参数和 T3/T1 参数代表什么?
    (2) 当我按照您的建议设置参数时、仿真显示 C1 为 0.39pF、但数据表中将 C1LF 列为 0.47nF (470pF)。 此外、中的 R3
    仿真为 15Ω、而数据表显示 R4LF 为 18Ω。 您能否解释造成这些差异的原因?
    感谢您的帮助。
    此致。
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    尊敬的 Naohiro-san:

    这是一个三阶环路滤波器、因此有 三个极点 T1、T2 和 T3。  

    T3/T1 是极点 T3 与极点 T1 的比值。 百分比越高意味着衰减越高。 因此、无法实现更高的环路带宽。  

    GAMMA = 1 可得到最大 环路带宽处的相位裕度。 如果需要快速锁定时间、请将其设为接近 1。 较高的 Gamma 可能会产生更平坦的带内响应、但会增加锁定时间。

    390pF 与 470pF 之间的关系以及 15Ω 与 18Ω 之间的关系对环路特性没有明显的影响。 仿真提供建议值、实际实施选择最接近的市场可用值。  

    如果您使用 TICS Pro 中的“Default Configuration“、将得到图 6 的结果。

    您的配置修改了一些配置、但没关系、您应该获得与图 6 相同的结果。

    请注意、图 6 是使用噪声非常低的基准时钟绘制的。 建议的时钟源为 Wenzel OCXO 或 SMA100B。

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    感谢您的答复 Noel Fung

    感谢 T3/T1 和 Gamma 参数的解释。

    通过实际调整参数并验证仿真结果、我现在了解了您所说内容的细微差别。

    我现在还了解了常量之间的差异。 所以这是一个市场可用性问题。

    我现在知道使用类似的设置、可以获得与图 6 中相同的结果。

    让我提出一个后续问题。

    我目前希望 以 8GHz 和 8.001GHz 运行该评估板。
    (我想以分数模式运行此 PLL。)
    我要以最高优先级优化的参数是 SNR。 是否可以使用以下 SIM 设置找到最佳 C/N? 如有任何改进建议、我将不胜感激。
    我想根据从该仿真中获得的结果来确定环路滤波器的常数。

    另外、在此处执行优化时、您能否告诉我取消选中下方红色框中的“自动“复选框还是选中“自动“复选框更好?

    请回答以上问题。

    感谢您的帮助。
    此致。
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    尊敬的 Noel Fung:

    我还有一个问题、请你与上述问题一起回答。

    我使用 PLLatinum 找到了 8001GHz 时的环路滤波器。
    下图中显示了常数。

    当我根据这个结果更改了评估板上的常数、使其与仿真结果相同时、相位噪声与仿真结果不同、如下图所示。


    我想知道这种差异的原因。

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    尊敬的 Naohiro-san:

    我们在以下链接中提供了 PLL SIM 培训视频。

    https://www.ti.com/video/6330930382112?keyMatch=pllatinum%20sim&tisearch=universal_search

    更好的 SNR 意味着更低的相位噪声或抖动。 通常、较宽的环路带宽+较高的相位裕度会返回较低的抖动。  

    我们可以手动键入四个目标参数、并点击 Calculate Loop Filter 按钮、以获得建议值和实际循环性能。

    我们可以取消选中复选框并移动滑动条以快速查看效果。

    我们还可以为该工具提供目标抖动、它将为我们提供合适的配置。

    该视频提供了详细信息。

    所示的图显示环路带宽仅为 50kHz、相位裕度很小。 这可能是由于组装了错误的元件值造成的。

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    尊敬的 Noel Fung:

    感谢您的答复。

    我知道抖动参数对 SNR 最有效。

    根据培训视频的结果、我进一步将相位裕度和环路带宽从 50kHz 增加到 206kHz。
    为了实现良好的 SNR、我们设计了下图所示的系统。
    滤波器优化器的抖动参数设置为 30。
    环路带宽、相位裕度、伽马和 T3/T1 比率设置为 AUTO
    -将 MASH 种子设置为优化杂散抖动的种子并进行计算
    因此、获得了–49.5dBc/Hz 的 SNR。

    仿真结果未显示任何杂散信号、但实际测量结果显示了 1MHz 杂散信号。

    (1) 请告诉我此 1MHz 伪波的原因。

    此外、我获得了使用 SIM 时 SNR 的结果为–49.5dBc/Hz、但在实际测量中结果为–27.34dBc/Hz。

    (2) 请告诉我 SIM 和测量结果之间差异的原因。

    根据 SIM 结果、我们按如下方式更改了评估板的参数。
    以下是评估板的器件名称和更改的参数。
    C1LF:0.47nF -> 0.12nF
    C2LF:68nF ->无变化
    C3LF:1.8nF -> 2.2nF
    R2LF:0.068kΩ-> 0.082kΩ
    R4LF:0.018kΩ-> 0.027kΩ

    请回答问题 (1) 和 (2)。
    另外,请回答以上问题。

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    尊敬的 Naohiro:

    仿真已经告诉您有杂散:

    对于 100MHz 输入和 8001MHz 输出、确保 1MHz 处将存在整数边界杂散 (IBS)。 小数杂散也是 1MHz。 次分数杂散出现在 1/2、3/2 分数杂散频率处。  

    仿真可以预测杂散频率、但无法准确预测杂散水平、因为这在很大程度上取决于芯片布局。 杂散水平还取决于输入时钟格式和电平。  

    您可以阅读 LMX2582 数据表的第 8.1 节、了解杂散的详细信息。

    您的测量综合了 100Hz 和 100MHz 之间的所有噪声、包括杂散、因此抖动和 SNR 较差。 如果在测量中忽略杂散、则 SNR 应接近仿真值。  

    为了减少这种杂散、请使用较小的电荷泵电流、使用方波输入时钟、使用奇怪的 PLL NUM、例如 1000001。

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    尊敬的 Noel Fung:

    感谢您参考杂散分量的各种因素。

    为了减少此杂散分量、我目前考虑使用时钟缓冲器来输入差分输入信号。

    (1) 是否可以输入 LVPECL 信号格式?
    是否可以输入 LVPECL 信号或只输入 LVDS 信号?

    (2) 是否可以将差分信号直接输入到工厂评估板? 我们到底需要做些什么改变吗?

    请回答以上两个问题。

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    尊敬的 Naohiro-san:

    LVDS 和 LVPECL 都是可接受的。

    评估板默认为单端输入、您需要针对差分输入对其进行修改。 有关详细信息、请参阅 EVM 用户指南。

    如果输入为 LVPECL、修改与上图相同、只是 R31 和 R32 应为 0.1µF 电容器。

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    尊敬的 Noel Fung:

    通过使用 LVPECL 作为输入、集成 C/N 值得到了提高。

    非常感谢。

    问题 1) 请告诉我为什么杂散会随着差分信号输入而改善。

    问题 2) 在 TI PLLatinum 中、当我尝试分析高达 khzOrder(如 7689.33MHz) 时)时、我的 PC 会卡住。 请告诉我一种简单的方法来推导近似值。

    请回答以上两个问题。

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    尊敬的 Naohiro-san:

    1.杂散是由于 VCO 的调制而产生的、调制信号来自不同的路径。 调制信号的生成机制复杂而棘手。 我认为、任何非线性、失配或失调电压都会产生调制信号。 我们的观察结果是、差分方波参考时钟往往返回较少的杂散。

    2. 如果我们在 PLL Sim 中启用杂散,这种情况经常发生。 这是因为在后台对杂散进行了广泛计算。 它将显示“未响应“、但实际上它仍在运行。 如果您可以等待一段时间、所有校准完成后它将恢复正常。

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    尊敬的 Noel Fung:

    我知道差分信号往往更适合杂散、清晰的机制很复杂且不明显。

    我对 SIM 和以 0.1MHz 为增量的实际测量值有疑问。

    Sim 和实际测量是在 7999.9MHz~8001.1MHz 条件下进行的。 测量结果如下。

    用于测量的信号为 LVPECL 信号。

    以下是 Cp 15mA 的测量结果。

    以下是 Cp 3mA 的测量结果。

    理想情况下、我们希望实现–46dBc/Hz 或更低。

    这个结果能更好吗?

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    尊敬的 Naohiro-san:

    以 100kHz 的阶跃、确保在 100kHz 偏移的倍数处会出现杂散。

    降低电荷泵电流可以降低杂散水平。 但是、环路带宽也会降低。 因此、带内噪声会更高。  

    我们还可以尝试使用不同顺序的 MASH。 一般来说、三阶或四阶 MASH 可以更好地随机生成杂散、但也会增加相位噪声。  

    我们可能会尝试四阶环路滤波器、希望能减少一定程度的杂散。

    我们还可以在 PFD_DLY_SEL 寄存器周围播放以优化相位噪声。

    我们还可以尝试使用更大的 PLL_DEN、例如 1000001。  

    简而言之、为了优化整体相位噪声 (SNR)、它或多或少是一种试错方式。