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器件型号：LMK05318B 工具/软件：
尊敬的团队：
我们当前的设计采用 LMK05318BTRGZTQ1 PLL。 目标是通过一个本地振荡器将器件的输出时钟同步到 1PPS 输入基准、为 XO 时钟引脚提供输入并将 1PPS 信号连接到 PRIREF 引脚。 生成的输出时钟将用作以 4.25Gbps 运行的 FPGA 千兆位收发器的基准。 鉴于需要高度稳定和低抖动的参考时钟来确保无差错运行、我们有两个主要问题：
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利用 DPLL 与 1PPS 输入同步是否会对整体时钟稳定性或抖动性能产生不利影响？
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LMK05318B-Q1 的 DPLL 是否适用于为我们的 FPGA 千兆位收发器提供时钟、或需要考虑任何具体问题？
此致、
Esakki。
