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[参考译文] LMK05318B-Q1：CAN &#39；在输出为 CMOS ++并使用 SYNC 时使 DPLL 锁定

admin
Guru**** 2418360 points
Other Parts Discussed in Thread: LMK05318B-Q1, LMK05318B

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1542534/lmk05318b-q1-can-t-get-dpll-to-lock-when-outputs-are-cmos-and-using-sync

器件型号：LMK05318B-Q1
Thread 中讨论的其他器件： LMK05318B

工具/软件：

这是一个奇怪的问题,我不明白发生了什么。

我将 LMK05318B-Q1 设置 为 OUT4-OUT7 设置为 CMOS +/+以获得 8 路输出。  如果我未设置 SYNC_AUTO_APLL、所有 8 个输出都会出现几乎瞬间的锁定并保持该状态。  当然、它们是不同步的、但非常稳定。  一旦我打开 SYNC_AUTO_APLL、DPLL 相位和频锁（主要是相位）就会出现恒定摆幅、并且输出将无法使用。

如果这不够奇怪、如果我将 2 个输出更改为 CMOS +/-或 CMOS +/HiZ、情况会趋于稳定、但偶尔会出现滑倒。  其中 1 个在+/-或+/HiZ、另 3 个在+/-或+/HiZ、可实现长期稳定。

现在我想到的是串扰和功率。   输出会路由到具有 15cm 同轴电缆的 SMA 面板插孔、并且不会靠近 PRIREF、 SECREF 或 XO、因此 我不确定输出上的串扰会如何导致 DPLL 无法获得锁定。  至于电源、VDD 和 VDDO 均来自单独的 3 安培电源、因此不存在电力短缺问题、采用单片布置无益。 芯片上还有一个散热片和一个风扇、以保持温度相对较低。 如上所述、如果我不使用 SYNC、所有设置为+/+的输出会稳定但略微不同步。  使用不同步静音也可以正常工作。

我可以使我的设计使用 6 个同步输出 (+/+、+/-+、+/HiZ、+/HiZ)、但我真的想知道发生了什么。

我附加了 2 个 TCS 文件、一个在+/+处有 4 个输出、另一个在+/HiZ 处有 4 个输出。

任何见解都将不胜感激。

e2e.ti.com/.../lmk05_2D00_10mhz_2D00_rev11_2D00_chan4567_2D002B002B002D00_sync_2D00_mute.tcs
e2e.ti.com/.../lmk05_2D00_10mhz_2D00_rev11_2D00_chan4567_2D002B00_Z_2D00_sync_2D00_mute.tcs

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    TI__Guru**** 2418360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、George、

    我将在今天或明天回顾您的问题并作出答复。

    此致、

    Jennifer

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    TI__Guru**** 2418360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、George、

    （昨天我又没有按“回复“按钮！ 很抱歉耽误你的时间。）

    给您的一些问题：

    1. 如果您配置 SYNC_AUTO_APLL 并对 EEPROM 进行编程、则说明该消息。 输出启动是否正常或不稳定？ 您是否看到 EEPROM 编程或系统内（引导后）编程的不稳定性？
    2. 您能否说明如何确定输出不稳定？ 它们根本不输出吗？
    3. 建议将 LVCMOS 输出设置为+/-、以降低 EMI 并提高抖动性能。 但是、它不应导致输出不稳定。
    4. 这是定制板还是评估模块？ 如果您使用的是定制板、您能否分享 LMK05318B 的原理图？

    此致、

    Jennifer

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    TI__Guru**** 2418360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    μ s

    如果配置 SYNC_AUTO_APLL 并对 EEPROM 进行编程、 输出启动是否正常或不稳定？ 您是否看到 EEPROM 编程或系统内（启动后）编程的不稳定性？

    这两种情况都会出现。

    您能说明如何确定输出不稳定吗？ 它们是否完全不输出？

    我将 OUT4-7 P 和 N 引脚布线到 8 个 SMA 隔板插孔、P 引脚使用 50 Ω 内联项连接到我的 O 型示波器、N 引脚使用 50 Ω SMA 项端接。  o 示波器触发来自 10MHz GPS 控制振荡器、因此当输出被锁定和同步时、我得到 4 个漂亮的稳定方波、其上升沿彼此正上方。 它们与触发器或 PRIREF（来自不同 GPS 的抖动 10MHz 方波）没有相位对齐、但我预计也不需要它。 启用 SYNC_MUTE 后、在出现问题时不会收到任何内容或出现方波闪烁。  我还有 STATUS0 位于 DPLL_LOPL 之后、STATUS1 位于 DPLL_LOFL 之后、这两个引脚都连接到可打印引脚更改的主机。  下面是一个例子,当事情不起作用时我得到什么... 

    2025-07-23 14:46:42.934 Phase Unlocked -- PHASE: Unlocked FREQ: Locked -- LOPL: 7976 LOFL: 37
2025-07-23 14:46:42.947 Phase Locked   -- PHASE: Locked FREQ: Locked   -- LOPL: 7976 LOFL: 37
2025-07-23 14:46:42.948 Phase Unlocked -- PHASE: Unlocked FREQ: Locked -- LOPL: 7977 LOFL: 37
2025-07-23 14:46:42.960 Phase Locked   -- PHASE: Locked FREQ: Locked   -- LOPL: 7977 LOFL: 37
2025-07-23 14:46:42.965 Phase Unlocked -- PHASE: Unlocked FREQ: Locked -- LOPL: 7978 LOFL: 37
2025-07-23 14:46:42.977 Phase Locked   -- PHASE: Locked FREQ: Locked   -- LOPL: 7978 LOFL: 37
2025-07-23 14:46:42.981 Phase Unlocked -- PHASE: Unlocked FREQ: Locked -- LOPL: 7979 LOFL: 37
2025-07-23 14:46:42.994 Phase Locked   -- PHASE: Locked FREQ: Locked   -- LOPL: 7979 LOFL: 37

    如果我没有开启 SYNC_MUTE、并且没有良好的 DPLL 相位锁定、APLL1 将使用 XO、这不是完美的 12.8MHz、因此输出将略微偏离频率、并且与 GPSDO 触发器相比、它们看起来可以自由运行。  如果它确实成功实现了一个 DPLL 锁相位、那么输出将会良好、但每隔几秒、我就会获得几个 DPLL_LOPL 和保持、如果 DPLL 永远不会再次出现相位缺失、最终它们将偏离 PRIREF。   

    建议将 LVCMOS 输出设置为+/-、以降低 EMI 并提高抖动性能[/报价]

    是的、我可以确认将至少 2 个信道设置为+/-确实可以使事情稳定、但我确实需要将这些上升沿对齐、因为它们会路由到软件定义的对讲机的时钟输入。

    但是、它不会导致输出不稳定。

    是的、这让我很困惑。  我不明白输出串扰为什么会导致 DPLL 出现锁相问题？

    这是定制电路板还是评估模块？ 如果您使用的是定制板、您能否分享 LMK05318B 的原理图？

    它不是 EVM。  目前、这是一种原型布局、遵循数据表中的示例应用原理图、但在尽量减少输出串扰时、该布局大约改变了 100 倍。  唯一真正的区别是...

    • 芯片本身安装在 Proto-advantage QFN48 至 52 引脚 DIP 适配器上。  接地焊盘与 4 个额外引脚连接良好。 这使我能够随着设计的发展交换芯片和基板。  我根本不使用 OUT0-3、OUT4-7 位于适配器的另一侧、因此不可能出现对 PRIREF 或 SECREF 的串扰。
    • VDD 引脚在线路上没有铁氧体磁珠、但它们都有旁路电容器、我已使用示波器检查了每个引脚的纹波和电压。  
    • 我有 2 个 VDD 稳压器、一个用于逻辑、另一个具有 1.8V、2.5V 和 3.3V 可选输出。 基准电压。  两者均为 3A、由 5V 4A PSU 供电。  PSU 上的总电流消耗在 350mA 左右、引脚上的电压始终保持在规格范围内。
    • 我的芯片上有一个小型导热片和风扇、因为我的 IR 摄像头在封装顶部显示> 100°C 温度、即使接地焊盘在机械和电气方面都很好地连接到适配器。 适配器并不是真正设计用来吸收那么多热能的。  使用撒布器和风扇时、封装温度似乎悬停在 60°C 周围。

    我尝试过的一些事情...

    • 从同轴电缆切换到双绞线。  奇怪的是、即使输出不平衡、双绞线也能提供帮助。
    • 未将 SMA 插孔与输出引脚对齐（随机交叉电缆）也有帮助。
    • 再次检查千斤顶外壳是否均已正确粘合。  它们是。
    • 在 1.8V、2.5V 和 3.3V 之间更改 VDDO 电源电压。  没有帮助。
    • 将 GPS 输出/PRIREF 输入更改为 像 7.326719MHz 这样的随机频率、以确保输出和输入之间没有串扰。  没有帮助。

    Jennifer、除非您在 TCS 文件中看到某些内容或有一些快速建议、否则不要在这方面花费太多时间。  这必须是我的一个硬件问题,对于我所知道的一切,它可能是办公室猫与我杂乱.  现在我想,它也可以是 u-blox GPS 但在这一点上,我不确定这是否比猫更有可能或更不可能。 总之、我还有几件事要尝试。

    [/quote]
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    TI__Guru**** 2418360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、George、

    我很感激您的理解。 让我今天在实验室中进行一个测试、如果看到类似的结果、请返回给您。

    此致、

    Jennifer

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    TI__Guru**** 2418360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    George、

    我在加载文件时遇到问题、 lmk05-10ms-rev11-chan4567-++-sync-Mute.tcs 。 TICS Pro 在导入 TCS 时出现加载错误、因此我根据我了解的设置重新生成了该错误。 如果这些设置与您的原始设置不同、请告诉我：

    e2e.ti.com/.../e2e_5F00_2025_2D00_07_2D00_24_5F00_lmk05_2D00_10mhz_2D00_rev11_2D00_chan4567_2D002B002B002D00_sync_2D00_mute.tcs

    使用上述文件、我没有在使用++ CMOS 输出时观察到问题。 无论是否有 SYNC_AUTO_APLL.I、DPLL 都可以锁相到 10MHz 输入。我还尝试了从 EEPROM 加载配置、但没有遇到问题（DPLL 实现了锁相）。

    如果 DPLL 相锁受到 CMOS +/-输出的影响、那么我认为可能存在一些布线问题、导致 VDD_DIG/CAP_DIG 和输出时钟的串扰。

    您能否分享 VDD 和 VDDO 电源滤波原理图？ 您是否使用像数据表或用户指南之类的设置：3.3V ->铁氧体磁珠->电容器连接到 GND ->引脚？


    此致、

    Jennifer

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    加载文件时遇到问题、 lmk05-10ms-rev11-chan4567-++-sync-Mute.tcs 。 在导入 TCS
    时、TICS Pro 出现加载错误

    啊,我错误地上传了一个版本的文件的 Unix 行结束,而不是原来的 Windows 行结束。  我在下面附上了原始文件。

    [引用 userid=“451450" url="“ url="~“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1542534/lmk05318b-q1-can-t-get-dpll-to-lock-when-outputs-are-cmos-and-using-sync/5943038

    如果 DPLL 相锁受到 CMOS +/-输出的影响、那么我认为可能存在一些布线问题、导致 VDD_DIG/CAP_DIG 和输出时钟的串扰。

    您能否分享 VDD 和 VDDO 电源滤波原理图？ 您是否使用像数据表或用户指南之类的设置：3.3V ->铁氧体磁珠->电容器连接到 GND ->引脚？

    [/报价]

    如果出现这种情况、就会很奇怪。  该原理图大致基于 LMK05318B 数据表中的“典型应用“原理图。   我没有形成滤波器的铁氧体磁珠或 10uf 电容器（主要是因为我没有任何磁珠，我一直忘记订购它们）、但我确实在引脚旁边有 0.1uf 旁路电容器。  我确实使用 o 示波器检查了所有 VDD 引脚的电源、以确保没有纹波或压降。  QFN 至 DIP 适配器不会将引脚 1-24 和 25-48 置于相对的一侧、因此引脚 3 和 4 附近没有输出东西。  引脚 6 当然是 PRIREF_P、但它会远离引脚 3 和 4。

    我越来越相信,在 u-blox、基板、主机和 O 范围之间,我有一个接地问题。   如果您只需查看下面更新的 TCS 文件、并告诉我是否有任何“关闭“的信息、这就是我真正需要的。  参考时钟验证参数比正常情况宽松、因为来自 u-blox 的时钟在高于 5MHz 的频率下会抖动、但其他所有内容都是由向导自动计算的。

    e2e.ti.com/.../7268.lmk05_2D00_10mhz_2D00_rev11_2D00_chan4567_2D002B002B002D00_sync_2D00_mute.tcs

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    TI__Guru**** 2418360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、George、

    这将解释文件错误。 我继续检查了您的配置“7268.lmk05-10m-rev11-chan4567-++-sync-Mute.tcs"，“，并且、并且也没有发现问题。 CMOS 输出稳定、DPLL 可以锁相（不会发生切换）。

    好的、我看到每个引脚至少有一个电容器。 LMK05318B 在电源引脚上具有内部 LDO 来处理噪声、因此具有出色的 PSNR 性能。 也就是说、如果 VDD_DIG 引脚上出现不稳定、我会看到数字运行出现问题（通常与 I2C 相关）。 我以前没有见过 DPLL 由于 CMOS +/+而无法锁定的情况。

    如果您能够缩小问题范围或需要进一步的帮助、请随时向我发布。

    此致、

    Jennifer

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    TI__Guru**** 2418360 points
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    将所有元件分开后、u-blox 和 lmk05318b 的接地连接中有一个冷焊点。  这导致地面更喜欢通过基板运行、从 SMA 插孔壳体、通过 o 示波器、从 USB 外壳运行到主机 USB 集线器、从 USB 集线器通过壳体运行到 u-blox。  我想,这是我第一次见到你。“  然而,官方的故事是,办公室猫分散了我在确切的时间,我是焊接这种连接。  没有人在购买它。

    无论如何...  感谢您耐心等待我 Jennifer！  我还有几个 TICS Pro 需要报告、但我会单独发布。