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[参考译文] LMK04828：LMK04828 振荡器电路设计

admin
Guru**** 2457760 points
Other Parts Discussed in Thread: LMK04828, LMK04828BEVM, AFE7900EVM

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1532528/lmk04828-lmk04828-oscillator-circuit-design

器件型号：LMK04828
“主题“中讨论的其他器件：、 AFE7900EVM

工具/软件：

TI 团队大家好、  

我们 在其中一个设计中使用了 LMK04828、需要了解有关振荡器输入引脚的两点。  

单端时钟输入 LVCMOS 的 OSCIn 和 OSCIn 引脚上允许的最大输入电流是多少？ 对于差分模式、数据表中的值为+/LVCMOS、对于–5mA、它会是多少？

2.   OSCinp 和 OSCinn 上的输入阻抗是多少？  

我们使用 SiTime 振荡器、该振荡器默认在 3V3 电源下运行。在无源电路设计中、我们应使输入时钟逻辑电平处于 LMK 的可接受限制范围内、即根据数据表规定 0.2 ~ 2.4V。  

对于精确的元件选择、我们希望了解上述两点。  

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    TI__Guru**** 2457760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    差分输入电流额定值是指 P 和 N 引脚之间反向并联二极管堆叠上的电流；因此 VID 限制了大约三个二极管 正向电压。 2.4Vpp 单端交流耦合限值旨在确保、无论输入级自偏置的 PVT 展频如何、信号摆幅都不会使放大器饱和（这可能会降低转换率和相位噪声性能）。

    对于单端 LVCMOS、只要另一端电容耦合到 GND、并且 CMOS 信号尊重器件的绝对最小/最大输入电压、在超过额定电流的电流下、反向并联二极管就不应持续有效、因此应满足±5mA 约束（将其视为±5mA RMS）。 这只是留下了 2.4Vpp 单端约束,据我所知,它对原理图片段是满意的（我没有在网上看到它,但在我的收件箱中有一个极低分辨率的副本 — 它可能已被删除?） -虽然我认为您的 3.3V 信号的振幅衰减得远远超过所需（低至大约 0.9Vpp ）,您可能可以增加 130/50 偏置的阻抗。  您可以大致将预期的 50Ω 阻抗与 100Ω SiT5347 数据表中建议的 100Ω 偏置电路、甚至与驱动器串联的 25Ω 匹配（大概可以适应驱动器的输出阻抗）-这大约为 1.65Vpp 输入信号、完全处于单端交流耦合驱动器的额定范围内。   在稳定到最终值之前、您可能应该与 SiTime 核实最小额定交流耦合负载阻抗、但我想说的是、如果您想使用更大的信号、LMK04828 有很大的空间。

    编辑添加：OSCIn 和 OSCIn 在直流处为高阻抗。在 100MHz 附近、它们看起来非常接近 50Ω Real、大约在 1.3pF 和 1.8pF 虚数之间。

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    TI__Guru**** 2457760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Derek：  

    感谢您的澄清。  

    此外、快速查看 TI 时钟缓冲器 IC 解决方案、这些解决方案可用于以最少的设计元件满足外部源的时钟接口要求。  

    请考虑 LMK 的单端交流耦合 LVCMOS 逻辑。  

    此致、  

    Garima R.  

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    TI__Guru**** 2457760 points
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    尊敬的 Derek：  

    根据 6 月 27 日的回复、如果 OSCIN 引脚的输入阻抗为 50E、则根据电气规则、这些引脚上的最大电流将超过 5mA、数据表中提到了绝对最大值表。  

    Vmax = 2.4V、R = 50E、I = 48mA、(max)  

    如果我们遗漏了一些信息、您能对此做出澄清吗？  

    此致、  

    Garima R.  

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    TI__Guru**** 2457760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    电流将流入分立式 50Ω 电阻器、而不是流入器件引脚、因为 OSCin 应是交流耦合的。 我提出了一种与数据表中图 27 类似的方案、只是在时钟源和 50Ω 布线之间使用一个 25Ω 串联电阻器来帮助匹配驱动器的源阻抗。

    对先前遗漏缓冲区检查问题表示歉意。 鉴于建议的与串联源电阻器的端接可按原样应用于 LVCMOS 源、我认为不需要额外的时钟缓冲器器件来进行连接。

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    TI__Guru**** 2457760 points
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    尊敬的 Derek：  

    很抱歉晚回复。  

    明白这里的意义、谢谢。  

    我很好奇、为什么我们在设计中使用了重点介绍的电路？

    首先、Y2 是 3.3V 逻辑、可以选择直流偏移电路 (R314)。  任何未来的应用是否有意需要该偏移？ 我们还需要将其添加到设计中吗？  

    第二、R308 的用途是什么？  

    此致、  

    Garima R.  

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    TI__Guru**** 2457760 points
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    我实际上不认识这个原理图、这是参考设计吗？

    130Ω 和 82Ω 听起来像构成 LVPECL 终端的值 (3.3V * 82/(130+82)=关于 VCC - 2V；130 || 82 =关于 50Ω)。 我想知道是否打算用 0Ω 和 DNP R316 替换 R309 和 C239、以提供 LVPECL 直流端接 — 我知道在 LMK04828BEVM 上、我们允许使用 4 引脚和 6 引脚 VCXO 型号、可以针对 LVPECL 或 LVCMOS 样式组装 VCXO、因此在该电路板上可能做了类似的操作。 或者、OSCN 网可能连接到其他位置（例如非板载连接器）、应使用 R308 值组装 R316、具有 C239 和向后 DNP。

    在任何情况下、对于单端 LVCMOS 耦合、我认为最终设计中都可以安全地省略 R314 和 R308。

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    TI__Guru**** 2457760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Derek：  

    感谢您的详细答复。  

    以上快照来自 AFE7950EVK 设计。  

    如您所述、似乎有 LVPECL 端接选项、因为网络不会连接到任何非板载连接器。  

    此致、  

    Garima R.  

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    TI__Guru**** 2457760 points
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    申请参考 DC135A_AFE7900EVM 中的电路

    上述电路的最后一个问题是、对于交流耦合、我们认为根据数据表的建议、单个 0.1uF 电容器就足够了、但在 EVM 中使用了两个 C239 和 C245。 此外、在中、EVM 时钟源自负引脚、C250 = 12pF 并联。  

    此致、  

    Garima R.  

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    TI__Guru**** 2457760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    这取决于源振荡器的直流输出电流容差、正如我之前提到的。 如果 SiTime 要求他们的振荡器能够处理来自所用电阻器的直流电流、我认为 C239 可以用导线代替而不会出现任何问题。 另一方面、如果 SiTime 说直流电流对于振荡器来说太大、则 C239 会在振荡器上没有直流负载的情况下产生适当的分压。

    C250 我不确定。 我认为它旨在去除一些高频 CMOS 成分、因为它将杂散注入 PFD。 这可能取决于压摆率和驱动器。 我看到许多设计完全省略了它、包括使用 CMOS 振荡器。 也许应保留焊盘但 DNP、除非您看到可能与输入基准相关的杂散？

    在 OSCin_P 或 OSCin_N 上提供输入时只是为了方便布局 — EVM 上 VCXO 使用的封装尺寸转角通常是 CMOS 振荡器的输出、转角与 OSCin_N 对齐 此外、如果在 EVM 上将 VCXO 替换为差分信号、则可以方便地将中间引脚布线到 OSCin_P 您可以为自己的 CMOS 振荡器选择所需的任何一个、除了 OSCin 处的 180°相位变化之外、它对环路稳定性或相位噪声没有影响。