您好、
我们在其中一个项目中使用了 CDCI6214RGE。
我们使用 Y0 输出 LVCMOS 时钟。
我们还使用 Y2 和 Y3 来生成 LVDS 时钟。 (100MHz 和 125MHz)。
输入时钟来自连接到 XIN 和 XOUT 的 25MHz 晶体。
Y2 和 Y3 处的时钟会按预期工作。
如果我仅输出 25MHz 且 IP_BYP_MUX 设置为 0h（为 Y0 选择 REF）、则 Y0 有效。
请参见下图： 
如果我将 IP_BYP_MUX 设置为 1h（为 Y0 选择 PFD）并启用倍频器 (IP_rdiv = 0h) 以在 Y0 处获得 50MHz、则 Y0 处的时钟不可用、如下所示： 
有什么想法什么可能是问题? Y0 是否限制为特定频率？ 倍频器如何影响 Y2 和 Y3 处的 PLL 和 LVDS 时钟（抖动等）？
谢谢、此致、
Patrick
尊敬的 Cris：
感谢您在工作台上进行测试、并很高兴知道您获得了相同的结果。
我知道 PFD 时钟没有保证 50%的占空比。
但我更担心的是、 此时钟发生了相当多的抖动。 看起来每第二个高电平脉冲都会在 2ns 左右来回跳转。 
如果我使用不带倍频器但分频器为 5 的 PFD 时钟、则不会看到这些高抖动效应 
因此、我有点担心、例如、倍频器可能会对 PLL 以及其他输出 Y2 和 Y3 的质量产生不良影响。
也许你也可以告诉一些关于这一点。
此致、
Patrick
Patrick、
这取决于您关心的 RMS 抖动积分范围。 输入噪声主要影响近端相位噪声、而 PLL 相位噪声在 12kHz 至 20MHz 积分范围内占主导地位。 PLL 相位噪声与 N 分频器值相关、因此较大的输入频率将降低 PLL 相位噪声。
我以工作台上 Y3 的相位噪声测量值为例。
以上是倍频器开启且 N=10 时的相位噪声。 近端相位噪声具有更多杂散、并且 25MHz 处存在大杂散、但 12kHz 至 20MHz 积分范围仅为 360fs。
禁用倍频器且 N=20 时、近端相位噪声和 25MHz 杂散较小、但积分范围为 500fs。
因此、虽然倍频器会给输入信号增加噪声、但它仅影响输出时钟性能的某些方面。
此致、
CRIS
