[参考译文] LMK04906：多个同步时钟生成

Other Parts Discussed in Thread: LMK04906, LMK04832

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1588776/lmk04906-multiple-synchronous-clock-generation

器件型号： LMK04906
主题中讨论的其他器件： LMK04832

LMK04906_251118_English.pdf 

所有 ADC、FPGA 和 DAC 时钟必须同步。
左图显示了初始值  

40MHz、160MHz 是固定的。
±是可变的 Δ t、阶跃大约为 5Hz。
ADC、FPGA 和 DAC 的时钟必须具有低抖动。
以上是条件。

使用 LMK04906 来改变 FD。
为此、请设置 LMK04906 的 PLL。
但是、请勿更改 40MHz 和 160MHz。
例如、FD=20kHz×8000= 160MHz 40MHz、÷4=FD=20.005kHz×7998= 160MHz、÷4=FD=19.995kHz×40MHz 160MHz、÷40MHz。

不过、FM 固定在 10kHz 时无法实现这一点。

因此、FM 频率的更改量必须与 FD 的更改量相同。
例如、当 FD=20.005kHz、Fm=10.0025kHz 时。
当 fd=19.995kHz、fm=19.9975kHz 时。

(1) 每个 LMK04906 都需要高稳定性 VCXO？

(2) LMK04906 是否可以实现这种用途？

(3) 是 LMK04906 最佳值或其他推荐值   
   PLL 器件？

LMK04906 的寄存器设置是使用 FPGA 或单独的外部微控制器（此图中未显示）进行的。