[参考译文] CDCEL925：输出组的相位同步

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Other Parts Discussed in Thread: CDCEL937, CDCEL949, CDCEL925, LMK03318, CDCE925, LMK5B12204

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1589125/cdcel925-phase-synchronization-of-output-banks

部件号： CDCEL925
Thread 中讨论的其他器件： LMK03318、 CDCE925 、CDCEL937 、CDCEL949、 LMK5B12204

您好、

我已经使用这个 PLL 创建了一个时钟树。我使用快速与非门创建 25%占空比的波形。原理图如下所示：

但是、当我在示波器上测量它们时、我会看到以下额外尖峰：

上面的品红色曲线是来自 PLL 的 30MHz 和 15MHz 时钟的与运算结果。当 I 和来自 PLL 的 2M 时钟和 1M 时钟时、我会看到类似的尖峰。

进行 PCB 布线的布线长度分析时、计算出馈入与门的最大偏移为 0.1ns。不用说、我的设计中没有考虑到传播延迟。 TI 是否有可用于此目的的软件工具？特别是、我可以安全地假设输出组的相位同步小于 0.1ns 吗？如果没有、我的时钟源应该追溯到 VCO 吗？

我还需要指出的是、我正在使用 LMK03318 作为基础 PLL、该 PLL 将 10MHz LVCMOS 输入驱动到 CDCEL925 中。 LMK03318 的其他组正在驱动 LVPECL 时钟、我使用这些 LVPECL 时钟做了类似的事情。满足我的预期。

谢谢、

Prasoon

3 个月前

0 admin 3 个月前

TI__Guru**** 2668255 points

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Prasoon、

您说品红色波形是 30MHz 时钟和 15MHz 时钟的与、对吗？假设蓝色迹线是 15MHz 时钟、绿色迹线是 30MHz 时钟、是否安全？您是否直接在与门的输入端进行探测？这里的黄色波形是什么？

PLL 时钟看起来不错、我主要关心的是与门。 CDCE925 器件中没有输出分频器或 PLL 之间的同步概念。

谢谢、

Kadeem

0 admin 3 个月前

TI__Guru**** 2668255 points

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尊敬的 Kadeem：

我在上面的屏幕截图中没有显示 30MHz 跟踪。这些波形位于输出 SMA 上。

我已经弄清楚了我的问题。 15MHz 通过时钟缓冲器、而 30MHz 直接来自 PLL。因此、一个分支中大约有 1.5ns 的传播延迟未考虑在内。我可以在 SPICE 中对此延迟进行仿真、它在和的输出端显示为额外的峰值。

当我测量 PLL 引脚输出端的时钟时、它们看起来没有问题、并且它们的相位非常匹配。

所以、我修改了我的设计。一个明显的选择是也在 30MHz 时钟树上添加相同的缓冲器。或者、我可以使用不同的 PLL：CDCEL937 或 CDCEL949。我是否可以预期 CDCEL925 等时钟输出具有类似的性能？特别是不同组驱动的相位？

谢谢、

Prasoon

0 admin 3 个月前

TI__Guru**** 2668255 points

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尊敬的 Prasoon：

我会在一周结束后回到您的身边

此致、

Sandra

0 admin 3 个月前

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尊敬的 Prasoon：

您可以参考每个器件的电气表以了解输出偏差规格、CDCEL937/949 在 PLL 和输出分频器之间也没有同步。

如果输出需要同步、我建议使用 LMK5B12204 等网络同步器器件

此致、

Sandra

时钟和时序（参考译文帖）

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[参考译文] CDCEL925：输出组的相位同步