[参考译文] LMX2594EVM：LMX2594EVM 杂散水平

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1608594/lmx2594evm-lmx2594evm-spurs-level

器件型号： LMX2594EVM
主题 ( LMX2594) 中讨论的其他器件

您好、

我的 LMX2594 配置为在 3932.16MHz 处生成时钟。输入时钟为 122.88MHz、来自信号发生器（单端）。

查看输出杂散时、它们非常高：

PLLatinum Sim 可以提供相同频率下的杂散、但效果更好。评估板上的杂散电平是此组件的预期电平、还是我漏了一些东西？

7 个月前

0 admin 7 个月前

TI__Guru**** 2924050 points

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尊敬的 Mathieu：

您可以尝试在 PLL 锁定后编程 R2[10]= 0 吗？这将停止内部状态机时钟。下次需要校准 VCO 时、请在触发校准之前将该位编程回= 1。

还可以将 R45、OUT_ISET 设置为=3。这将降低输出功率和低频杂散。

0 admin 7 个月前

TI__Guru**** 2924050 points

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尊敬的 Noel：

我执行了您的建议、确实减少了杂散数量。但剩余的杂散仍然很高。有什么需要更改的吗？

作为参考、导出我的寄存器：

e2e.ti.com/.../LMX2594_5F00_TI_5F00_conf.txt

0 admin 7 个月前

TI__Guru**** 2924050 points

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尊敬的 Mathieu：

我们可以尝试的其他操作是不要使用 OSC_2X 或减少 CPG。不过、这些方法会降低相位噪声。

0 admin 7 个月前

TI__Guru**** 2924050 points

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降低 PFD 可改善杂散、但会降低相位噪声。

但我仍在尽力了解 PLLatinum 和评估板之间为什么有这种差异。

0 admin 7 个月前

TI__Guru**** 2924050 points

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尊敬的 Mathieu：

PLLSim 不会对这些非 PLL 生成的杂散进行建模。

0 admin 7 个月前

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我同意、但如果您将我的第一个屏幕截图与 PLLatinum 计算的杂散进行比较、它们中的大部分频率不同、并非相同的 Lebel

0 admin 7 个月前

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尊敬的 Mathieu：

这是一个整数通道、杂散频率都是 fOSC 的倍数。这些 PLL 杂散在载波的两侧对称出现。

但是、低频杂散不是 PLL 杂散。一些是由于状态机时钟导致的、其他一些是由于耦合导致的。

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] LMX2594EVM：LMX2594EVM 杂散水平