[参考译文] LMK5C22212A：时钟输入和时钟输出电压摆幅

尊敬的 Connor：

感谢您的回答。 并对延迟的响应深表歉意。

我们有一个与您相同的问题、那就是振荡器+简单的缓冲器解决方案是否适合我们。 在研究了 XO +缓冲器可用的所有解决方案后、简单的扇出缓冲器似乎无法满足我们的抖动要求。 对于这两个 100MHz、我们都希望抖动小于 100fs、对于 312.5MHz、我们都希望抖动小于 80fs。

我们知道 LMK5B 是一个稍微轻一点的解决方案/适用于我们的应用。 但我们现在想继续使用 LMK5C、因为它已经进行了设计。 但是、APLL 和 DPLL 都具有类似的架构和功能、只是两者的 PLL 数量不同。 因此、现在我们将继续使用 LMK5C。

提出 LMK5C 的设计时、我们的要求非常简单。 对于 100MHz 和 312.5Mhz 的实例、我们希望所有输出的时钟频率（以及信令类型/摆幅）相同。 对于在何处提供输入来获得所需输出、我几乎不感到困惑、因此这里是我的问题。

1) 我们是否应该将单端时钟输入提供给 XO 引脚？ 我们是必须提供 100/312.5Mhz 作为 XO 输入、还是可以提供较少/标准频率作为输入以获得 100/312.5Mhz 差分输出？

2) 考虑到抖动要求、我们应该使用 APLL 还是 DPLL？ 我想应该仅在我们希望使用 DPLL 时才使用 IN0/IN1 输入。 那么、如果 APLL 是适合我们的选项、我们是否可以将 IN0/IN1 悬空？ 如果 DPLL 更好、为了获得 100/312.5Mhz 的输出、IN0/IN1 上可接受的频率输入范围是多少 sis？

3) 100/RF 312.5MHz 时钟没有连接到任何其他 频域,因此以自由运行的方式。 我们是否可以对延迟进行编程、以便在需要时满足器件启动时序要求？

如果您需要其他信息来回答我们的问题、请告诉我。

尊敬的 Nija：  

为了阐明我对 LMK5C 与 LMK5B 的评论、LMK5B33216 几乎与 LMK5C33216A 相同。 唯一的区别是 BAW VCO 频率 (2500MHz 还是 2457.6MHz)、这有助于为不同的应用生成不同的频率计划。 APLL、DPLL 的数量、 封装尺寸、引脚排列和寄存器映射在其他方面是相同的。 因此、在设计工作量方面、应直接切换到 LMK5B 器件、以获得 100/VCO 时钟的更好抖动性能（因为这些都可以源自高性能 2500MHz BAW<xmt-block0> 312.5MHz</xmt-block>）。 312.5MHz。 我们还提供称为 LMK5B12212（1 个 DPLL、2 个 APLL、2 个输入、16 个输出）的低成本版本、如果您不需要 LMK5B33216 型号的所有功能、也可以使用该版本。  

我同意您的观点、即 使用振荡器+缓冲器解决方案很难满足您的抖动要求、因此我认为 LMK5B 是一个不错的选择。 回答以下您的其他问题/意见：

可以、您可以在 XO 引脚上提供单端输入。 由于此器件具有分数 312.5MHz、因此不必提供 100/PLL 作为 XO 频率。 48MHz 是 此器件的热门选择、您可以使用 LMK6CA048000CDLFR 等 已验证良好的器件。 或者、如果您确实要在整数模式下运行 PLL、可以将 100MHz 用于系统中的两个器件的 XO 频率。 我们在数据表中指定了 156.25MHz 下的最大 XO 频率。  

2.如果不需要与系统中的其他时钟同步,我建议只使用 APLL。 您可以将 IN0/1 保持悬空、因为它们不会被使用

3.您的启动时间要求是什么? 假设 XO 和 LMK5B 同时加电、从上电到启用时钟输出的延迟将大致等于 APLL 锁定时间 (BAW APLL 的最大值为 13ms)。   假设 系统的启动时间为 13ms、您还可以使用 POWERDOWN 引脚 (PD #) 按需为器件上电。 请注意、我假设您将 使用您的配置对 100MHz 进行编程、以生成 EEPROM/EEPROM 312.5MHz 输出。 否则、您需要在每次启动时将配置编程到器件中。  

尊敬的 Connor：

非常感谢您的及时响应。  为了获得更好的抖动性能、我们将根据您的建议更改为 LMK5B33216。 同样、我们将使用 100MHz 的 XO 输入作为两个时钟缓冲器、以将 100MHz 和 312.5MHz 作为输出。  

关于启动要求、13ms 对我们来说没问题、因此我们将按原样保留此默认设置。 对于编程、我们将使用 EEPROM 进行配置。

感谢您的快速支持。 如果我在设计时还有其他问题、我会联系您。 请您在完成设计之前保持该主题打开、然后我将 其标记为“已解决“。

没问题、如果您有任何其他问题、我将继续并保留此主题。  

新年快乐！  

非常感谢！！

祝你新年快乐！

尊敬的 Connor：

我没能确认上一次通信中还有一件事。  

我们需要 100MHz 差分输出、如所示 HCSL 和 312.5MHz 差分输出、如所示 HCSL 或 LVPECL 参数。 我们计划在 XO 引脚上使用 100MHz 振荡器（单端）。 您建议使用 LMK6C 系列单端 XO 将 LVCMOS 信号输出为时钟。 如果我们使用此系列 XO（作为 100MHz 和 312.5MHz 实例的 100MHz XO 输入）、我们将能够配置 LMK5B 以通过 I2C 获得 HCSL 或 LVPECL 差分输出。

这种理解是否正确？

尊敬的 Nija：  

正确的是、即使使用单端 XO 输入、也可以将 LMK5B 输出编程为差分格式。 此器件仅使用 XO 作为 APLL 的频率基准、但 XO 信号不会直接缓冲掉。   

LMK5B 支持 HCSL 输出、HSDS 驱动器可生成类似 LVPECL 的 信号电平。  有关可用的摆幅和共模电平、请参阅表 8-7（也粘贴在下面）。 VCC 驱动器通常具有 50 Ω 至 LVPECL-2V 端接、摆幅约为 800mV、共模电压约为 LVPECL-1.3V VCC。 HSDS 驱动器需要 100 Ω 差分终端、只能为 800mV 摆幅提供高达 1V 的共模电压。 如果您的接收器可以接受较低的共模或交流耦合输入、则直接使用 HSDS 800mV 选项应该不会出现问题。 如果您的接收器需要真正的 2V LVPECL 共模电压、则需要对输出进行交流耦合、并通过上拉/下拉电阻网络重新偏置。  

谢谢 Connor。 这很有帮助！！

尊敬的 Connor：  

希望您做得好。

ASIC 团队有一项新要求。 借助  LMK5B33216、我知道您提到从上电到时钟输出的延迟约为 13ms。 这对我们来说还可以、因为我们没有计划用其他任何东西来计时这个时钟。

ASIC 团队现在希望在内核电源启动后对此进行计时、然后希望让 312.5MHz 时钟到达其各自的引脚。 是否可以将该 13ms 延迟编程为其他一些值？

我可以在数据表的第 17 页上看到一些信息、但它没有提到频率 312.5MHz 时钟输出的任何内容。 所述范围直到 156Mhz。 同样、上述延迟以 ps 为单位。 我们是否可以将其编程为高于 13ms？

请进一步说明这一点。

尊敬的 Nija：  

数据表第 17 页中的延迟值是指每个输出通道上可用的模拟/数字延迟步长。 我们通常使用这些参数来在 PCB 布线长度不匹配或电缆长度不匹配等情况下对从一个输出到另一个输出的延迟进行微调。因此、可用的延迟范围通常约为 ps 或 ns。  

您的启动时间要求有多严格？ 我们不能添加可编程延迟来自动启用输出、但可以通过 寄存器写入来单独启用每个输出。 每个输出通道都有自己的使能位、每个输出组也有一些多路复用器设置、因此在您的情况下、要启用所有 12 个输出、需要大约 20 次寄存器写入。 在您的系统中、内核上电后是否可以添加这些寄存器写入？

我还有其他一些用例、在这些用例中、无法在允许的启动窗口中对 20 多个必需的寄存器进行编程、因此我们有另一种解决方法可用。 您可以在 PLL3 后分频器上启用 SYNC、当同步事件处于活动状态时、这将使来自 PLL3 的任何输出静音。 一旦内核电源电压斜升、您可以清除同步事件（通过 GPIO 引脚或通过清除 R21[6]）以同时启用所有输出。 下面给出了该场景的启动序列示例、仅供参考：

1.从 EEPROM 映像引导 LMK5B 器件、其中所有输出均被禁用

2.配置 SYNC 和 GPIO 使所有 PLL3 输出静音  

3.启用 OUT0-12  

4.等待请求输出时钟  

5.通过清除 SYNC 事件启用所有输出  

还有一件事我忘了在我的答复中提到:

如果可以保持 13ms 启动时间、但只需延迟到内核电源斜升、就可以等待以切换 LMK5B 上的 PD #引脚。 当 PD #为低 电平时、器件将保持在断电或复位状态。  

感谢 Connor 的及时响应。

这听起来是可行的。 我将咨询 ASIC 团队并相应地实施解决方案。

如果有其他问题、我们会再回来解答。  

尊敬的 Connor：

我们还有另一个与时钟缓冲器相关的问题。  

我们最初 在设计中使用了 Renesas PCIe 时钟缓冲器 RC19004A100GNL#KB0。 但是、我们现在希望将其替换为 TI 器件。

我找到 了 CDCDB400RHBR 和 LMKDB1104、但它们似乎与 RC19004 不完全兼容。 此外、与 CDCDB400 和 LMKDB1104 相比、RC19004 中的 PCIe 第 5 代的抖动值更好。  

您能否建议使用与 RC19004 参数相匹配的 TI 器件、尤其是抖动和电压信号类型（HCSL、LVDS、LVPECL 等）？

我们可以更改原理图和封装、而不是寻找直接替代产品。

尊敬的 Nija：  

我推荐我们的 LMKDB 系列、因为它是我们在附加抖动性能方面的最佳缓冲器。 使用 PCIe 第 5 代滤波器、我们规定的最大规格为 5fs 、与 RC19004 相比、这应该具有非常强的竞争力。  

为了阐明您关于信令类型的观点、您指的是输入时钟还是输出时钟？ LMKDB 只要满足下表中的要求、就可以接受大多数差分输入（包括 HCSL、LVDS、LVPECL 等）。 对于输出 LMKDB 、可提供 LP-HCSL、但我们有其他缓冲器系列、以防您需要特定的输出格式。  

尊敬的 Connor：

感谢您的答复。 我们基本上需要在两个不同的情况下使用 LMKDB1104。 随附的文档展示了我们希望从  LMKDB1104 获得的输出要求。 请查看并告知我们、LMKDB1104 是否符合我们的需求、或 TI 是否有任何其他符合我们要求的器件。

e2e.ti.com/.../PCie-Gen-7-clock-buffer-requirement-_2D00_-TI-_2D00_-Jan-23.docx

如果您需要其他信息以供审核、请告知我。

尊敬的 Nija：  

感谢您的澄清、根据您的要求、我推荐 LMKDB1104。 它还包括源终端、因此您无需对原理图进行任何更改。 如果您有任何其他问题、请告诉我。  

谢谢 Connor。 如果有其他问题、我会检查并回复您。

尊敬的 Connor：

希望您做得好。  

我对 HCSL 端接有疑问。 如下图所示、LMK5B33216 建议在接收器侧使用 HCSL 端接（交流或直流）。 我知道 HCSL 信号可以在源极或负载侧进行端接、但据我所知、源是首选。 我们在设计中不需要热插拔功能、因此可以忽略在源极侧放置端接的主要原因之一、但根据您的经验、在我们在应用中将 100MHz PCIe 兼容时钟驱动为 312.5MHz PAM4 时钟（LMK 器件的输出）时、我们应该将端接放置在哪里（在源极侧或负载侧）？

尊敬的 Nija：  

源终端或负载终端都可以提供良好的信号完整性、但通常情况下、HCSL 使用源极侧终端。 通常、对于 HCSL、我建议粘附源极端子、并将 50 Ω 终端放置在尽可能靠近驱动器的位置。  

对于 HSDS 驱动器、该驱动器特意设计为对负载进行端接、因此我建议将差分 100 Ω 终端保持在尽可能靠近负载的位置。  

尊敬的 Connor：

我同意你的说法。 但是、我的问题是、当 HCSL 通常使用源极侧端接时、为什么 LMK5B 数据表建议 HCSL 使用负载侧端接？ 它是否像 LMK5B 中内置的源端端接一样、但如果我们要对其进行双端接、我们可以将其放置在负载侧？

老实说、这会令人困惑、因为数据表显示负载侧、HCSL 标准显示源侧。  

我 不确定 数据表是否专门要求使用负载侧终端的特定原因、但我可以确认、源端接或负载终端都适用于该器件。 LMK5B 使用需要直流耦合端接的传统 HCSL 驱动器、它不包括任何类型的集成源端接。  

好的。 然后、我们将终端保持在负载侧。 LMKDB1104Z100REXT 也是如此吗？  LMKDB1104Z100REXT 的负载侧端接也是否正常？

LMKDB1104 使用 LP-HCSL 驱动程序、不需要任何类型的外部端接。 有关双端接输出的更多信息、请参阅 LMKDB1104 数据表的第 8.3.4.1 节：  

已注意。 再次感谢、Connor。

已注意。

再次感谢、Connor。