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[参考译文] LMK05318B：APLL2 491.52MHz 输出端在 1MHz 偏移时的噪声基座升高

admin
Guru**** 2768985 points

Other Parts Discussed in Thread: LMK05318B, LMK5C33216A, LMK04832

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1614978/lmk05318b-elevated-noise-pedestal-on-apll2-491-52mhz-output-at-1mhz-offset

器件型号： LMK05318B
主题中讨论的其他器件： LMK5C33216A、 LMK04832

尊敬的 TI 团队：

我们将在新板上评估 LMK05318B 的新配置。 我们以前使用过该 IC、但不用于直接采样 ADC/DAC 时钟。 当我们为 APLL2 配置 DPLL 以输出该 491.52MHz 时、我们会看到 1MHz 偏移处的相位噪声性能会下降。 我们在这里使用 LMK05318B 评估板。 我们有电路板上用于以下测量的 19.2MHz OCXO 输入、但已使用 SMB100A 作为基准输入进行了测试。 这时会出现相同的峰值。  

它们的优化是否可以在 TICS Pro 和 TI PLLatinum Sim 中完成？ 请查看下面的通用频谱和相位噪声输出。 非常感谢任何评论。  

此致、

Tony  

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    TI__Guru**** 2768985 points
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    尊敬的 Tony：  

    您能否通过正在使用的.tcs 配置文件发送？ 如果是这样、我可以继续 在我的设置中测量您的配置、以查看性能。  

    只是为了确认 — 您已关闭板载 XO 电源并提供外部 19.2MHz XO 输入？ 您是否向 PRIREF/SECREF 提供任何输入、或者 LMK05318B 是否仅由 XO 输入自由运行？  

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    TI__Guru**** 2768985 points
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    尊敬的 Connor：

    当然、我包含了编译的 TICS 文件和寄存器输出。 我不清楚这些设置是如何选择的、因为我的同事创建了这些设置、我刚刚开始帮助。  

    是的、板载 XO 应断电、并且我们正在将 19.2MHz 输入作为单端 LVCMOS 时钟源提供给 PRIREF。 下面的 TICS 文件可以回答您的其他问题、但我认为我们没有“自由运行“。 所有 PLL 都在状态窗口中显示为已锁定。 请告知我们您的调查结果、祝您周末愉快！ 下周我们将提供更多信息。  

    此致、

    Tony Tran

     e2e.ti.com/.../Config_5F00_HexRegisterValues_5F00_TICS.txte2e.ti.com/.../Config_5F00_TICS.tcs

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    TI__Guru**** 2768985 points
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    尊敬的 Tony：  

    感谢您发送配置文件。 似乎为 EVM 上填充的默认 48.0048MHz XO 设置了配置、并且器件需要 PRIREF 上的 19.2MHz 输入。 需要注意的一点是、该器件始终 需要 XO 输入才能正常工作、因此对于此用例、板载 XO 应通电。 由于 DPLL 通过调整 APLL 的分子来与 APLL 并行工作、从而 保持与 PRIREF/SECREF 的锁定、因此需要 XO 输入。 如果您感兴趣、可以在数据表的第 8.2 节中阅读有关工作原理的更多信息。  

    我还测试了您的配置、我在这边看到了类似的性能 我认为这是预期行为、因为 491.52MHz 是从 APLL2 生成的、与 APLL1 相比、APLL2 的相位噪声性能更差。 我注意到 PLLatinum Sim 似乎高估了 APLL2 VCO 在 1MHz 失调电压下的实际性能、但我们都看到的实际测量值符合我的预期。 如果您需要更好的性能、可以考虑使用 LMK5C33216A、因为该器件的 BAW 491.52MHz 245.76MHz 专门用于在 VCO/VCO/VCO 122.88MHz 频域中生成高性能输出。 如果您有任何其他问题、请告诉我。  

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    TI__Guru**** 2768985 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Connor：

    感谢您提供的信息。 关于 XO 连接、您是正确的。 我查看了前面的原理图、它从 PRI_REF 上的相同 19.2MHz OCXO 输出分离出来进行 DPLL/APLL 调整。 我会阅读数据表以更好地理解这一点。

     好的、您可以看到与测量值相同的性能。 我认为通过查看 PLLatinum 和 LMK 数据表图、我们可能可以改善相位噪声、但似乎是无法实现的。 我的同事选择了 LMK04832 作为辅助时钟芯片、因为制造商的评估板也使用了该芯片。 性能比 LMK5C33216A 略差、但足以满足我们的应用要求。  

    感谢您发送编修。  

    此致、

    Tony