[参考译文] MSP430F6779A：ACLK、MCLK 和 SMCL 的频率校准

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1616446/msp430f6779a-frequency-calibration-for-aclk-mclk-and-smcl

部件号： MSP430F6779A

我们在设计中使用 MSP430F6779A、并使用 DCO 和 FLL 生成 MCLK。

配置详细信息：

•器件：MSP430F6779A

•目标 MCLK 频率：25MHz

•FLL 基准：xT1 (32.768kHz)

•VCORE 电平：根据用户数据表提高

测量：

•观察到的 ACLK 误差≈23ppm（在频率计数器上测得）

•我们使用 XT1 基准 (32.768kHz) 生成 25MHz 频率时、观察到的 MCLK 误差为≈534ppm（在频率计数器上测量）

请在此处帮助我们提供您对频率/时钟校准的建议

1. XT1 (32.768KHz ) 外部晶体振荡器的最大 PPM 误差应该是多少?

2.在 25MHz 处使用 DCO+FLL 生成的 MCLK 的预期/允许容差是多少？（目前我们在 MCLK 引脚上获得 500 PPM）

3.对于 XT1/Crystal 的高精度定时应用、TI 是否推荐使用基于 DCO 的 MCLK？

4.是否有任何推荐的校准技术或配置实践来进一步减少 MCLK 和 SMCLK 上的 ppm 误差（例如，FLL 调优，基准选择或软件校准方法）？

这一澄清将帮助我们验证当前时钟精度是否可用于我们的应用。

3 个月前

0 admin 3 个月前

TI__Guru**** 2779225 points

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您好、Ankit、请在下面找到我的答案：

通常情况下、建议为通用计时使用 25°C 处具有±20ppm 容差的晶体、但如果这是一个高精度应用、则在室温下通常需要±5ppm 至±10ppm 的容差、以确保实时时钟 (RTC) 保持在合法的漂移限制范围内
MCLK 通常将与晶体的精度相匹配、而 FLL 锁定到基准时钟 (DCO) 的离散倍数、这会引入“量化“误差、因为 DCO 可能无法精确达到 25.0000MHz。使用这种方法还会有更多的 CLK 抖动、但 500ppm 似乎很高；该值是在时钟稳定后测量的吗？
如果应用需要极小抖动和绝对稳定性、我们通常建议使用直接晶体源（如 XT2）而不是 DCO+FLL。 FLL（锁频环）连接到 32.768kHz XT1 晶体、可提供良好的长期平均精度、但也需要在精度和抖动之间进行权衡。
为了获得更高的 MCLK/SMCLK 精度、我建议使用以下内容：
1. 如果可能、在 XT2 （例如 4MHz）上）上使用更高的频率基准、而不是在 XT1 上使用 32.768kHz。较高的参考频率可减少乘法器并减去频率“跳数“、从而降低 MCLK/SMCLK 上的抖动
2. 为了实现绝对的周期间稳定性（会降低一些平均 ppm 精度）、您可以禁用调制器。这会将 DCO 锁定到单个抽头、从而消除频率“抖动“噪声
3. 请勿选择内部 REF0 来实现高精度时序、因为其漂移比晶体本身要差一个数量级
4. 如果您使用这种电容、请通过 UCSCTL6 调整寄存器来调整器件的内部负载电容器、从而微调 XT1 上的负载电容
5. 尝试在旁路模式下使用馈入 XT2 引脚的外部 TCXO（温度补偿晶体振荡器）。这会绕过所有内部振荡器噪声和温漂

希望这对您有所帮助！

-布赖恩

0 admin 3 个月前

TI__Guru**** 2779225 points

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您好、Brian、

目前、我们正在使用 XT1（32.768kHz 晶体）作为 FLL 的参考时钟、并通过 DCO 生成 MCLK。

在测试期间、我们观察到当启用 DCO 调制器（正常 FLL 操作）时、测得的频率误差大致为 534 ppm 偏离目标频率。

但是、当我们禁用 DCO 调制器（已设置 DISMOD）时、测得的频率会显著变化、并且误差会增加至 大于 2000 ppm 。

您能否澄清一下、禁用调制时、这种误差幅度是预计是由于 DCO 抽头量化造成的、还是我们应该审查其他配置方面。

谢谢。此致

Vishal Tyagi

时钟和时序（参考译文帖）

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