[参考译文] LMK5C22212A：设计查询

尊敬的团队：

此外、由于同一个 32.768MHz CMOS 时钟同时路由到全部三个 ADC、因此时钟布线中可能存在布线残桩。 是否建议在时钟分配链中使用时钟缓冲器、或者如何在设计中管理这一点？

此致、

Abhishek

尊敬的 Abhishek：

我们目前正在调查您的疑问、下周初我会回复您。

此致、

Jaryd.

尊敬的 Jaryd：

请尽早解决该问题、因为它对我的设计确认至关重要。

此致、

Abhishek  

尊敬的 Abhishek：

我将在下面回答您的问题：

1. 要同步所有 3 个 ADC、只要输出同步、您就不需要缓冲器。 在 TICS Pro 上的“SYNC/SYSREF/1-PPS"选项“选项卡下、您可以通过选中 GUI 上的“OUT_0_1_DIV_SYNC_EN"框“框来同步 OUT_0 和 OUT_1 输出。 这可确保 OUT_0 和 OUT_1 具有相同的上升/下降时间。 这也可通过寄存器设置 (R969 位 5) 进行配置。
2. 通过将 OUT0 和 OUT1 的输出源设置为“PLL1"，“，可以、可以通过 TICS Pro GUI 将 OUT0_P、OUT0_N 和 OUT1_P 设置为来自同一内部 VCO。
3. 根据上述评论、幻灯片中的方法 2 足以正确同步 ADC。
4. 时钟分配链中的时钟缓冲器不应该是必需的。 您是否有严格的偏差要求？ 如果 80ps 输出偏斜足以满足要求、则不需要时钟缓冲器。

此外、我注意到您将单端时钟信号输入到 180°中、如果您使用 OUT_0 的两端、则时钟将是 ADC 异相。 如果需要这两个同相输出、您需要将信号的一端反相、如下所示（在 TICS Pro GUI 的“Outputs"页面“页面中页面中）。 您可以使用示波器仔细检查这些输出以进行验证。 如果您的应用适合 180°异相、则可以忽略此问题。

此致、
Jaryd.

尊敬的 Jaryd：

感谢您的答复。

在我的 ADC AD7768 的电路板中、为我的电路板中的所有 3 个 ADC 提供相同的 32.768MHz CMOS 时钟。 为此、我计划使用时钟缓冲器 LMK1C1103APWR。 该时钟缓冲器是否适合我的应用。

来自 OUT0P、我计划将 32.768MHz CMOS 输出提供到时钟缓冲器。

此致、

Abhishek

尊敬的  Abhishek：

是的、LMK1C1103A 是适用于您的应用的良好低抖动和低偏斜选项、可从 OUT0_P 输出单个输出  

此致、  
Jaryd.

尊敬的 Jaryd：

请查找随附的时钟电路原理图。 请查看并提供您的反馈。

请确认是否可以连接输出通道。

为时钟缓冲器提供了两个输入选项

1.从 FPGA 提供 32.768MHz 的 1V8 CMOS 时钟作为缓冲器的输入--它被选为默认值。

2.时钟发生器的时钟 OUT0_P 时钟作为可选选项提供给缓冲器输入--在这种情况下、时钟发生器输出为 3.3V、缓冲器电压为 1.8V（因为 ADC 需要 1.8V）、如何电平将 3.3V 时钟转换为 1.8V。 请为此推荐电平转换器。

此致、

Abhishek

尊敬的 Jaryd：

很抱歉以上评论,因为没有附上教程。

请查找随附的时钟电路原理图。 请查看并提供您的反馈。

e2e.ti.com/.../Clock-circuit.pdf

请确认是否可以连接输出通道。

为时钟缓冲器提供了两个输入选项

1.从 FPGA 提供 32.768MHz 的 1V8 CMOS 时钟作为缓冲器的输入--它被选为默认值。

2.时钟发生器的时钟 OUT0_P 时钟作为可选选项提供给缓冲器输入--在这种情况下、时钟发生器输出为 3.3V、缓冲器电压为 1.8V（因为 ADC 需要 1.8V）、如何电平将 3.3V 时钟转换为 1.8V。 请为此推荐电平转换器。

此致、

Abhishek

尊敬的 Abhishek：

关于时钟电路的原理图：

• 输出通道连接看起来正常。
• LMK5C22212A 在 OUT0 上支持 1.8V LVCMOS、因此您不需要电平转换器。
• 外部环路滤波器电容器 LF1 (C1686) 应为 470nF。
• CAP_DIG 电容器 (C1684) 应为 10µF。 LMK5C22212A 数据表中有一个小拼写错误、我会将其加电、以便可在下一个数据表版本中修复。 目前、请参阅 LMK5C33216 数据表以获取此建议电容值。
• 是否使用 EEPROM 加载配置？ GPIO0 和 GPIO2 似乎配置为选择 ROM 第 6 页。 如果您使用 EEPROM、则此设置无关紧要、但如果不使用、则根据 ROM 页面输出以下时钟频率。

此致、
Jaryd.

尊敬的 Jaryd：

感谢您的反馈。

对于 OUT0 上的 1.8V LVCMOS、OUT0 的 VDD_是否需要连接到 1.8V、或者 TICS Pro 工具是否可以将输出更改为 1.8V？

我想通过 SPI 接口（通过 CS、SCLK 和 SDATA 信号连接到 FPGA）配置或控制 SOM。 是否需要对此配置进行任何电路更改。

布局对于确认我们获得正确的时钟信号至关重要。 板对板连接器可能会增加时钟线路上的电容或产生其他意外影响。 如何在布局中缓解这一问题。 对此有任何布局建议或建议？

此致、

Abhishek

尊敬的 Jaryd：

对于时钟缓冲器  LMK1C1103A、它是否具有任何电压漂移。 因为输出需要馈送到高精度 ADC。

此致、

Abhishek

尊敬的 Abhishek：

缓冲器不应有任何电压漂移。

此致、
Jaryd.

尊敬的 Jaryd：

由于我共享了时钟树、因此其中一些输出未被使用。  

1.是否有任何替代器件可用于输出较少、抖动小于 100fs 的情况。 正如我在更新后的时钟树中共享的部分所述、我需要 7 个 LVDS 输出和 1 个 CMOS 输出

e2e.ti.com/.../EMFT0_2D00_01-Clock-Tree.pptx

2.用于低噪声和抖动应用,因为在我的情况下,它也是医疗的,而连接的调整通道做它会导致任何抖动或任何其他问题。

对于 LMK5C22212ARGCT、总电源电压消耗是多少。

此致、

Abhishek

尊敬的 Abhishek：

我会就频率计划事宜回复您、因为如果不使用缓冲器来扇出 100MHz 输出、那么实施 125MHz 和 27MHz 输出似乎很困难。 这是因为 LMK5C 具有有限数量的 APLL1 输出、需要它们、因为它的 VCO 频率范围支持来自同一 APLL 的 100MHz 和 125MHz 输出。 现在、我将在下面回答您的问题：

1. 我们确实将 LMK5C23208A 作为备选器件、具有 8 个输出、在 OUT0 和 OUT1 上支持 LVDS 输出和 LVCMOS、并且对于 BAW APLL 输出具有小于 100fs 的 RMS 抖动。 但是、APLL1 和 APLL2 输出的典型 RMS 抖动会超过 100fs。  
2. 我们在 数据表第 5.7 节中拥有典型的相位噪声曲线、其中详细说明了不同 APLL 和输出频率的噪声和抖动。 该器件所有输出上的这些特性是类似的。
3. LMK5C22212A 的总电流消耗取决于配置。 根据数据表、以下是不同配置下器件电流消耗的相关信息：

此致、
Jaryd.

尊敬的 Jaryd：

请检查并确认使用时钟发生器 LMK5C22212ARGCT 和  LMK5C23208A 的频率计划 、以便检查是否可以使用这两个时钟发生器。

此致、

Abhishek

尊敬的 Jaryd：

上述查询的任何更新。

此致、

Abhishek

尊敬的 Abhishek：

关于您的当前配置、您能告诉我们您的要求的更多信息吗？ 具体来说：

• 数据表中指定的 RMS 抖动限制取决于您的输出频率。 100fs 抖动规格是否是所有输出的硬性限制？ 该限值适用于哪些输出频率？ 我们目前没有用于 LMK5C22212A 或 LMK23208A 的 32.768MHz 抖动规格。
• 您是否能够缓冲 100MHz 输出以扇出该频率？ LMK1D1208 是一款差分缓冲器、支持 100MHz 输出 LVDS。 将其与 LMK5C23208A 配合使用 应该能够让您的频率计划正常工作。

根据您的回答、我们可以针对您的频率计划实施调整我们的建议。

此致、
Jaryd.

尊敬的 Jaryd：

• 100fs 抖动规格是一项系统级要求。 有些参数可以进行调整；不过、32.768MHz 时钟必须保持原样、而其余输出用于数字接口。
• 不建议为 100MHz 输出添加额外的缓冲器、因为 32.768MHz 时钟已经使用 LMK1C1103APWR 进行缓冲。 不希望在时钟路径中引入另一个缓冲级。
• 您能否查看并建议用于 LMK5C22212ARGCT 和 LMK5C23208A 的优化频率计划、包括通道分配？ 如果可行、最好使用 8 通道 LMK5C23208A、以避免在 12 通道器件中使用未使用的通道

请提供带有两个时钟发生器且可能具有最小抖动的频率计划。

此致、

Abhishek

尊敬的 Jaryd：

上面的任何更新。

对于 LMK5C23208ARGCR、最大电源电流消耗 (3.3V) 是多少。

此致、

Abhishek

尊敬的 Abhishek：
电流消耗取决于配置、启用的输出和分频器...
它必须在开发过程中进行计算和验证。

请参阅数据表 LMK5C23208A SNAS918–2025 年 5 月
6.5 电气特性



此致、
Octo

尊敬的 Abhishek：

在一个器件上很难实现所有输出的 100fs RMS 抖动要求。 LMK5C23208A 数据表 在各种输出频率下规格了 12kHz - 20MHz RMS 抖动、但除非对所有输出使用 APLL3 (BAW APLL)、否则抖动将高于 100fs。 即使 32.768MHz 输出不能保证这一点、因为数据表中未对该条件进行测试。 使用自由运行振荡器（例如 LMK6D）  作为 27MHz 输出将释放其中一个 PLL、减少串扰、并且是更便宜/更简单的实现；然而、数据表将 100MHz 的 RMS 抖动规格为 140fs 典型值。  

除了抖动之外、仅关注频率计划、与 LMK5C22212A 或 LMK5C23208A 相比、输出占用的频域需要更多的 PLL。 例如、VCO2 的频率范围为 5595MHz - 5950MHz、无法均匀分频为 100MHz、125MHz 和 27MHz。 如果 100MHz 和 125MHz 由 PLL1 供电、而 27MHz 由 PLL2 供电、但没有足够的 PLL1 输出来支持 5 个 100MHz 输出、并且需要一个缓冲器来扇出这些输出、则可以采用频率计划。 这就是我建议在设计中包含缓冲器或自由运行振荡器以提供额外输出频率的主要原因。

如果您想确认设计中频率预期的抖动、我可以在我们的实验室中对 LMK5C EVM 进行一些点检查。 但是、根据数据表中的规格、所有输出在 100fs RMS 抖动或更低时的可能性很小。 对于 APLL1、我们可以预计输出会产生大约 200fs 的 RMS 抖动。  

因此、总而言之、要使设计在所有输出上实现~100fs RMS 抖动、您很可能需要多个带有 BAW 的 DPLL 器件。 缓冲器或振荡器添加将满足更宽松的 RMS 抖动要求、并且 BOM 成本相对较低、但这在很大程度上取决于每个输出能够接受的抖动。

此致、
Jaryd.