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[参考译文] CDCDB800:[AGC ] CDCDB800RSLR 设计问题以进行 AE 确认

Guru**** 2903660 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1646742/cdcdb800-agc-cdcdb800rslr-design-questions-for-ae-confirmation

部件号: CDCDB800

 

尊敬的 AE 团队:

我们收到了客户关于 CDCDB800RSLR 的一些问题。 您能否帮助确认以下几点?

1.对于 SMBWRTLOCK 引脚、如果保持为 NC、是否会影响系统稳定性?
  在上电或嘈杂的环境中、是否有任何可能导致异常行为?
  您是否建议将该引脚连接到高电平或低电平而不是让其悬空?
2.从数据表方框图中,我们无法清楚地确认此器件是否具有内部 PLL 架构。
  您能否确认 CDCDB800RSLR 支持 PLL 模式/旁路模式或任何类似机制?

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3.对于数据表附加抖动表中显示的 PLL BW 值、我们的理解是、这些是附加抖动测量期间使用的外部 PCIe 规格滤波器条件、而不是此 IC 的内部可调 PLL 参数。
  您能否确认此理解是否正确?

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4.如果 PLL BW 仅为测量条件、该器件的传播延迟是否会对 PCIe 链路训练裕量产生任何影响、或者是否可能导致链路训练失败?

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客户也希望获得 AE 关于原理图调整参考的建议。

此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好:

    [quote userid=“88426“ url=“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1646742/cdcdb800-agc-cdcdb800rslr-design-questions-for-ae-confirmation 对于 SMBWRTLOCK 引脚、如果保持为 NC、它是否会影响系统稳定性?
      在上电或嘈杂的环境中、它是否有可能导致异常行为?

    否、有一个内部下拉电阻。

    [quote userid=“88426“ url=“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1646742/cdcdb800-agc-cdcdb800rslr-design-questions-for-ae-confirmation 从数据表方框图中、我们无法清楚地确认该器件是否具有内部 PLL 架构。
      您能否确认 CDCDB800RSLR 是否支持 PLL 模式/旁路模式、或任何类似机制?

    否,这是一种缓冲器 — 没有内部 PLL 机制。

    [quote userid=“88426“ url=“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1646742/cdcdb800-agc-cdcdb800rslr-design-questions-for-ae-confirmation 对于数据表附加抖动表中显示的 PLL BW 值、我们的理解是、这些是附加抖动测量期间使用的外部 PCIe 规格滤波器条件、而不是此 IC 的内部可调 PLL 参数。
      您能否确认此理解是否正确?

    没错。

    [quote userid=“88426“ url=“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1646742/cdcdb800-agc-cdcdb800rslr-design-questions-for-ae-confirmation 如果 PLL BW 仅为测量条件、则此器件的传播延迟是否会影响 PCIe 链路训练裕量、或可能导致链路训练失败?

    否 — 较大的传播延迟可能会影响 PCIe 链路训练裕度、但该器件的传播延迟不足以实现该目的。 这可能是由特别长的外部迹线造成的。

    您能附上客户的原理图供我审阅吗?

    谢谢、

    Michael