[参考译文] LMK04828：SYSREF (SDCLK) 和 CLK (DCLK) 的相位发生了偏移

Other Parts Discussed in Thread: LMK04828

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1656509/lmk04828-the-phase-of-sysref-sdclk-and-clk-dclk-has-shifted

器件型号： LMK04828

您好、

客户的最新产品采用了 TI 的 LMK04828 时钟芯片、主要为 ADC 提供时钟。 ADC 是 JESD204B 标准、LMK04828 配置如所附的寄存器中所示。 我们发现、在大约 100 次上电和断电后、SYSREF (SDCLK) 和 CLK (DCLK) 的相位发生偏移、导致 ADC 采样出现点漂移

CLK 频率设置为 100MHz SYSREF 频率设置为 781.25KHZ (128 分频 CLK)

1. LMK04828 的时钟电路如下所示

2.环路滤波电路如下所示

LMK04828 使用双锁相环、但未连接 PLL1 输入时钟
正常情况下、SYSREF（黄色）和 CLK（蓝色）的下降沿之间存在 6ns 的间隔。

4、在异常条件下、SYSREF（黄色）和 CLK（蓝色）的下降沿间隔约为 10ns、延迟约为 4ns

5.参数配置

all100_sysref_cont_d700_DPLL-BACKUP.txt