[参考译文] LMK0.4832万：PLL通过10 MHz信号松开锁定

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1083721/lmk04832-pll-looses-lock-with-a-10-mhz-signal

部件号：LMK0.4832万

大家好！

我们正在使用下面所附的TIC配置。我们在CLKIN_Sel_Manual模式下工作，能够在开机时获得CLKin0 (10MHz)锁定，但在启动后30-60秒松开锁定，并且无法在禁用抑制的情况下重新获取信号。输入是从外部源送入的10 MHz LVDS。通过我们的配置，CLKin1能够保持信号锁定(不同的10 MHz信号源)。为了澄清我们在PLL1上正在失去DLD，PLL2继续保持DLD。

注册0x183报告0x09
寄存器0x184报告0x48
寄存器0x185报告0xCD
寄存器0x188报告0x41

只是想了解一下我们的配置。

e2e.ti.com/.../Dual_5F00_Loop.tcs

3 年多前

0 admin 3 年多前

TI__Guru**** 2386620 points

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Tyler，

如果PLL2保持锁定，但PLL1正在解锁，这通常表示参考或回路稳定性存在问题。

您是否使用与LMK0.4832万EVM上的默认环路滤波器相同的环路滤波器？对于100MHz VCXO和1MHz相位检测器，这可能不是稳定的；您可以快速检查KPD = 0.25mA而不是0.45mA是否更好，以查看回路稳定性是否影响结果。
如果没有，您可以尝试配置STATUS_LD1和STATUS_LD2引脚，将输入镜像到PLL1的相位检测器，并在示波器上监控它们，以观察相位检测器上发生的情况。如果输入引用因某种原因而损坏，这可能会为您提供线索。
您还可以使用示波器探测CPout1引脚，并检查导致锁定丢失事件的充电泵电压，因为设备如何失去锁定的模式可能是一个线索。

此致，

Derek Payne

0 admin 3 年多前

TI__Guru**** 2386620 points

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您好，Derek，

感谢您的快速回复！

我们正在使用LMK0.4832万EVM板上的默认环路滤波器。将kpd快速降至0.25mA无影响。明天我将在我们的主板上四处走动，但我感觉我们的环路带宽对于我们传入的RF信号的偏差来说太小了。我们已经使用PLLatinumSim软件设计了更高带宽的环路滤波器，希望这能达到目的。

您对将1MHz相位检测器频率提高到5MHz有何想法？

谢谢，

Tyler

0 admin 3 年多前

TI__Guru**** 2386620 points

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Tyler，

好的，这是有意义的-如果输入时钟偏离，并且环路滤波器太小，无法跟踪偏离，那么降低KPD将降低带宽，并可能使问题变得更糟。

在5MHz PFD频率下，假设VCXO增益与EVM的默认VCXO增益相当，则默认环路滤波器将不稳定。我建议使用PLLatinum SIM来确定至少具有45°相位裕度的过滤器(相位裕度计算可用于中间或高级功能级别)。这绝对是一个值得尝试的测试。

此致，

Derek Payne

0 admin 3 年多前

TI__Guru**** 2386620 points

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您好，Tyler，

我们没有从您那里得到很长时间的信息，我们假定您可能已通过上述建议解决了问题。

我正在关闭此线程，可以在同一线程上再次书写或打开新线以获得进一步支持。

谢谢！

此致，

Ajeet Pal

时钟和时序（参考译文帖）

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[参考译文] LMK0.4832万：PLL通过10 MHz信号松开锁定