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[参考译文] 我的lmk0.4821万配置有什么问题？#39;

admin
Guru**** 2535750 points
Other Parts Discussed in Thread: CODELOADER, TICSPRO-SW

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/564698/what-s-wrong-with-my-lmk04821-configuration

主题中讨论的其他部件：LMK0.4821万， CODELOADER， TICSPRO-SW

您好，

在我的设计中，我需要使用Arria V FPGA配置lmk0.4821万，为JESD204B接口提供时钟。

根据使用CodeLoader.pdf在LMK0482x上设置SYNC和SYSREF的要点，我编写了如下所示的配置文件，但时钟输出错误。(左侧是dclk输出，右侧是sysref输出)

你能告诉我什么错了，我该如何解决我的问题吗？ 谢谢你。


 配置顺序如下所示：

   localparam R0 = 24'h0000_80，
               R1 = 24'h0000_00，
               R2 = 24'h0002_00，
//----------- 第1步设置时钟输出--------------------------- //
//设置SDCLKoutY_MUX = SR选择 SDCLKoutY的SYSREF源。//
//设置DCLKoutX_DDLY_PD = 0和SYSREF_DDLY_PD = 0//


               R3 = 24'h0100 _08，
               R4 = 24'h0101_55，
               R5 = 24'h0103_01，
               r6 = 24'h0104_22，
               R7 = 24'h0105_00，
               r8 = 24'h0106_71，
               r9 = 24'h0103_01，
               r10 = 24'h0101_0A，
               r11 = 24'h0109_55，
               R12 = 24'h010B_00，
               r13 = 24'h010C_22，
               R14 = 24'h010D_00，
               r15 = 24'h010E_71，
               R16 = 24'h010F_11，
               r17 = 24'h0110_0A，
               R18 = 24'h0111_55，
               r19 = 24'h0113_00，
               r20 = 24'h0114_22，
               R21 = 24'h0115_00，
               r22 = 24'h0116_71，
               r23 = 24'h0117_11，
               R24 = 24'h0118_08，
               r25 = 24'h0119_55，
               R26 = 24'h011B_00，
               r27 = 24'h011C_22，
               R28 = 24'h011D_00，
               R29 = 24'h011E_71，
               R30 = 24 'h011F_11，
               R31 = 24'h0120_08，
               R32 = 24'h0121_55，
               R33 = 24'h0123_00，
               R34 = 24'h0124_02，
               R35 = 24'h0125_00，
               r36 = 24'h0126_71，
               r37 = 24'h0127_10，
               r38 = 24'h0128_08，
               r39 = 24'h0129_55，
               R40 = 24'h012B_00，
               R41 = 24'h012C_02，
               R42 = 24'h012D_00，
               R43 = 24'h012E_79，
               R44 = 24'h012F_00，
               r45 = 24 'h0130_08，
               R46 = 24'h0131_55，
               R47 = 24'h0133_00，
               R48 = 24'h0134_22，
               R49 = 24'h0135_00，
               r50 = 24'h0136_71，
               R51 = 24'h0137_01，
               R52 = 24'h0138_25，
               R53 = 24'h0139_00，
               R54 = 24'h013A_01，
               R55 = 24'h013B_00，
               R56 = 24'h013C_00，
               R57 = 24'h013D_08，
               R58 = 24'h013E_03，
               R59 = 24'h013F_00，
               R60 = 24'h0140_0D，
               R61 = 24'h0141_00，
               R62 = 24'h0142_00，
               R63 = 24'h0143_01，
               R64 = 24'h0144_FF，
               R65 = 24'h0145_7F，
               R66 = 24'h0146_18，
               r67 = 24'h0147_1A，
               R68 = 24'h0148_02，
               r69 = 24'h0149_42，
               R70 = 24'h014A_02，
               R71 = 24'h014B_16，
               R72 = 24'h014C_00，
               R73 = 24'h014D_00，
               R74 = 24'h014E_C0，
               R75 = 24'h014F_7F，
               R76 = 24'h0150_03，
               r77 = 24'h0151_02，
               R78 = 24'h0152_00，
               R79 = 24'h0153_00，
               R80 = 24'h0154_78，
               R81 = 24'h0155_00，
               R82 = 24'h0156_03，
               r83 = 24'h0157_00，
               R84 = 24'h0158_96，
               R85 = 24'h0159_00，
               R86 = 24'h015A_03，
               R87 = 24'h015B_D4，
               R88 = 24'h015C_20，
               R89 = 24'h015D_00，
               R90 = 24'h015E_00，
               R91 = 24'h015F_0B，
               R92 = 24'h0160_00，
               R93 = 24'h0161_05，
               R94 = 24'h0162_A4，
               R95 = 24'h0163_00，
               R96 = 24'h0164_00，
               R97 = 24'h0165_0A，
               R98 = 24'h0174_05，
               r99 = 24'h017C_15，
               r100= 24'h017D_33，
               r101= 24'h0166_00，
               r102= 24'h0167_00，
               r103= 24'h0168_0A，
               r104= 24'h0169_59，
               r105= 24'h016A_20，
               r106= 24'h016B_00，
               r107= 24'h016C_00，
               r108= 24'h016D_00，
               r109 = 24'h016E_13，
               r110= 24'h0173_00，
               r111= 24'h1FFD_00，
               r112= 24'h1FFE_00，
               r113= 24'h1FFF_53，


//----------- 第2步启动SYSREF并准备到除法器的同步路径------------------------------- //


               r114= 24'h0143_11，//SYNC_EN = 1  SYNC_MODE =同步引脚；SYSREF_MUX =正常同步
               r115= 24'h0140_08,//SYSREF_PD = 0 SYSREF_PLSR_PD = 0
               r116= 24'h0144_00，//SYNC_DISSYSREF = 0 SYNC_DISX = 0
            
               R117= 24'h0106_70，//SDCLKoutY_PD = 0
               r118= 24'h010E_70，
               r119= 24'h0116_70，
               r120= 24'h011E_70，
               r121= 24'h0126_70，                
               R122= 24'h012E_78，
               r123= 24'h0136_70，
//----------- 第3步重置SYSREF --------------------------- //   

                                    
               r125= 24'h0143_91，//SYSREF_CLR = 1                 
               r126= 24'h0143_11，//SYSREF_CLR = 0


 //----------- 第4步重置SYSREF --------------------------- //  

                              
               r127= 24'h0143_31，//sync_POL=1                  
               r128= 24'h0143_11，// sync_POL=0


 //----------- 第5步重置除法器时禁用SYNC/SYSREF路径------------------------------- //   

                     
               r129= 24'h0144_FF，//SYNC_DISSYSREF = 1；SYNC_DISX = 1


 //----------- 第6步设置所需的SYSREF生成模式-脉冲--------------------------- //          

                    
               r130= 24'h0139_03// sync_mode = SPI (脉冲)                                 
               r131= 24'h0143_11;//sync_mode =引脚(脉冲)

  • 0
    TI__Guru**** 2535750 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    现在有些不同。 只有正确的DCLK输出，但SDCLK没有任何输出。

    问题是什么？

    需要您的帮助。 谢谢！

  • 0
    TI__Guru**** 2535750 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，
    我希望我们能够在明天之前为您提供答案。 但是，您可能会发现ticspro-SW EVM软件有待改进，可以帮助您更好地对器件进行编程。

    73岁
    Timothy
  • 0
    TI__Guru**** 2535750 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，
    新的配置顺序如下所示。
    尽管如此，DCLK输出是正确的，但SDCLK没有任何内容。
    我不知道为什么，希望很快能听到您的意见。 非常感谢！



    //************ 信号声明***************

    localparam Regnum =140;
    localparam R0 = 24'h0000_80，//Reg 0x000，reset = 1，3线模式启用。 复位位将自动清除。
    R1 = 24'h0000_00，
    r2 = 24'h0002_00，//位0：0-->正常操作；1--->断电
    //----------- 设备时钟和SYSREF时钟输出控制---------------------------
    // DCLKout0，SDCLKout1--->JESD_REFCLK
    R3 = 24'h0100_08，//R100，R108，R110，R118，R120，R128，R130//-> DCLKoutX_DIV
    R4 = 24'h0103_00，//R103，R10B，R113，R11B，R123，R12B，R133，//-> DCLKoutX_MUX
    R5 = 24'h0105_00，//R105，R10D，R115，R11D，R125，R12D，R135，//SDCLKoutY_ADLY_EN，SDCLKoutY_ADLY
    R6 = 24 'h0107_11，//R107，R10F，R117，R11F，R127，R12F，R137，
    // DCLKout2，SDCLKout3--->DCLKout2，SDCLKout3：FPGA DDR3控制器的时钟
    R7 = 24'h0101_0A，//0A除法值=10
    R8 = 24'h010B_00，//
    R9 = 24'h010D_00，
    r10 = 24'h010F_11，
    // DCLKout4，SDCLKout5--->DCLKout4：100 MHz时钟，用于lmx PLL；SDCLKout5：启用
    r11 = 24'h0110_0A，//除法器值=10
    R12 = 24'h0113_00，
    r13 = 24'h0115_00，
    r14 = 24'h0117_11，//LVDS输出，启用LVDS SDCLKoutY
    // DCLKout6，SDCLKout7-->DCLKout6：CLK用于FPGA，125MHz，LVDS
    r15 = 24'h0118_08，//除法值=1
    R16 = 24'h011B_00，
    R17 = 24'h011D_00，
    r18 = 24'h011F_11，// LVDS输出格式，启用LVDS SDCLKoutY
    // DCLKout8，SDCLKout9-->FPGA_CLK- 100MHz
    r19 = 24'h0120_0A，
    r20 = 24'h0123_00，
    R21 = 24'h0125_00，
    r22 = 24 'h0127_11，
    // DCLKout10，SDCLKout11-->Powerdown
    r23 = 24'h0128_0F，
    R24 = 24'h012B_00，
    R25 = 24'h012D_00，
    R26 = 24'h012F_00，
    // DCLKout12，SDCLKout13-->测试100MHz
    r27 = 24'h0130_0A，
    r28 = 24'h0133_01，
    R29 = 24'h0135_00，
    R30 = 24'h0137_11， //PLL
    //----------- SYSREF，SYNC和设备配置---------------------------
    r31 = 24'h0138_25，//选择时钟分布源和OSCout参数
    r32 = 24'h0139_00，// SYSREF_MUX = 0 (a)
    R33 = 24'h013A_01，// SYSREF_DIV = 256 (c)
    R34 = 24'h013B_00，

    R35 = 24'h013F_00，//控制反馈功能
    r36 = 24'h0141_00，//在对DDLYd_STep_CNT进行编程时，为启用的设备时钟和SYSREF启用动态数字延迟
    r37 = 24'h0142_02，//设置发生动态数字延迟调整的次数

    r38 = 24'h0145_7F，//始终将此寄存器编程为值127
    //----------- CLKIN控制----------------------------------
    r39 = 24'h0146_18，// CLKIN启用并键入控件
    R40 = 24'h0147_0E，//引脚选择模式
    R41 = 24'h0148_00，// CLKIN_SEL0控件
    r42 = 24'h0149_40，// CLKIN_SEL1控制和寄存器回读SDIO引脚类型
    R43 = 24'h014A_0E，//重置引脚控制
    //--------------- Holdover (抑制)----------------------------------
    r44 = 24'h014B_06，
    R45 = 24'h014C_00，
    R46 = 24'h014D_00，
    R47 = 24'h014E_00，
    R48 = 24'h014F_7F，
    R49 = 24'h0150_03，
    r50 = 24'h0151_02，
    R51 = 24'h0152_00，
    //----------- PLL1配置---------------------------
    // CLKin0 R分压器的值
    R52 = 24'h0153_00，
    R53 = 24'h0154_03，
    // CLKin1 R分压器的值
    R54 = 24'h0155_00，
    R55 = 24'h0156_03，
    // CLKin2 R分压器的值
    R56 = 24'h0157_00，
    R57 = 24'h0158_03，
    // PLL1的N除法器值
    R58 = 24'h0159_00，
    R59 = 24'h015A_03，

    r60 = 24'h015B_D7，//控制PLL1相位检测器？？？
    // PLL1 DLD计数器的值
    R61 = 24'h015C_20，
    R62 = 24'h015D_00，
    // PLL1 N和R延迟的延迟值
    R63 = 24'h015E_00，
    R64 = 24'h015F_0B，//配置PLL1 LD引脚
    //----------- PLL2配置---------------------------
    // PLL2 R分压器的值
    R65 = 24'h0160_00，
    r66 = 24'h0161_01，// PLL2_R=1

    r67 = 24'h0162_44，// PLL2 N Prescaler=2
    R68 = 24'h0163_00，
    R69 = 24'h0164_00，
    r70 = 24'h0165_05，

    r71 = 24'h0171_AA，
    R72 = 24'h0172_02，
    R73 = 24'h0174_05，//VCO1_DIV
    R74 = 24'h017C_15，
    r75= 24'h017D_33，

    r76= 24'h0166_00，
    r77= 24'h0167_00，// PLL2_N=5
    r78= 24'h0168_05，
    r79= 24'h0169_59，
    // PLL2 DLD计数器的值
    r80= 24'h016A_20，
    R81= 24'h016B_00，

    r82= 24'h016C_00，
    r83= 24'h016D_00，
    r84= 24'h016E_13，

    R85 = 24'h0173_00，
    /--------------------------------------------
    R86 = 24'h0143_91，/////sync_POL=0，sync_EN=1，sync_mode=1 SYSREF_CLR = 1.//是否应该往后放(a)(e) 11.1111万111111</s>11.1111万

    R87 = 24'h010E_70，//-> SDCLKoutY_PD =1 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0 (启用)(d) 2222.2222万
    R88 = 24'h0116_70,//->SDCLKoutY_PD =1 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0 (启用)
    R89 = 24'h0106_70，//R106，R10E，R116，R11E，R126，R12E，R136，//-> SDCLKoutY_PD =0 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0 (启用)
    R90 = 24'h011E_70，//->SDCLKoutY_PD =1 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0 (启用)
    R91 = 24'h0126_70，//-> SDCLKoutY_PD =1 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0
    R92 = 24'h012E_F9，//-> SDCLKoutY_PD =1 DCLKoutX_DDLY_PD=1 CLKoutX_Y_PD=1 (PD)
    R93 = 24'h0136_70，//-> SDCLKoutY_PD =1 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0

    R94 = 24'h0140_00，//SYSREF_GBL_PD=1，SYSREF_PD=0，SYSREF_DDLY_PD=0，SYSREF_PLSR_PD=1 (在继续模式-> 01中)
    R95 = 24'h013E_01，// SYSREF_PULT_CNT=1

    R96 = 24'h010E_70，//->SDCLKoutY_PD =0 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0 (启用)
    R97 = 24'h0116_70,//->SDCLKoutY_PD =0 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0 (启用)
    R98 = 24'h0106_70，//R106，R10E，R116，R11E，R126，R12E，R136，//-> SDCLKoutY_PD =0 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0 (启用)
    r99 = 24'h011E_70，//->SDCLKoutY_PD =0 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0 (启用)
    R100 = 24'h0126_70，//->SDCLKoutY_PD =0 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0
    R101 = 24'h012E_F9，//-> SDCLKoutY_PD =1 DCLKoutX_DDLY_PD=1 CLKoutX_Y_PD=1 (PD)
    r102=24'h0136_70,//->SDCLKoutY_PD =0 DCLKoutX_DDLY_PD=0 CLKoutX_Y_PD=0

    r103=24'h0143_91，/////sync_POL=0，sync_EN=1，sync_mode=1 SYSREF_CLR = 1.//

    r104=24'h0143_91，/////sync_POL=0，SYNC_EN=1，SYSREF_CLR = 1.//

    R105= 24'h0101_55，//R101，R109，R111，R119，R121，R129，R131，-> DCLKoutX_DDLY_CNTH，DCLKoutX_DDLY_CNTL
    r106= 24'h0109_55，//延迟值=保留
    r107= 24'h0111_55，
    r108= 24'h0119_55，
    r109= 24'h0121_55，
    r110= 24'h0129_55，
    r111= 24'h0131_55，

    R112= 24'h0104_22，//R104，R10C，R114，R11C，R124，R12C，R134，DCLKoutX_HS，SDCLKoutY_MUX，SDCLKoutY_DDLY， SDCLKoutY_HS//- >SDCLKoutY_MUX
    r113= 24'h010C_22，
    r114= 24'h0114_22，
    r115= 24'h011C_22，
    r116= 24'h0124_22，
    R117= 24'h012C_02，
    r118= 24'h0134_02，

    r119= 24'h013C_00，//设置SYSREF数字延迟值66.6666万66666的6.6666万的延迟
    r120= 24'h013D_08，

    r121=24'h0144_00，// SYNC_DISSYSREF，SYNC_DISX=66.6666万 6666666666.6666万要允许同步以使分隔器生效：
    //----------- 2通过切换SYNC_POL =1然后SYNC_POL =0------------------来执行同步

    r122=24'h0143_B1，// sync_POL=1，sync_EN=1，sync_mode=1 SYSREF_CLR = 0
    r123= 24'h0143_91， // sync_POL=0，sync_EN=1，sync_mode=1 SYSREF_CLR =0

    //----------- 3禁止同步复位这些分隔线。-------------------------------

    r124= 24'h0144_FF，//

    //----------- 4本地SYSREF数字延迟的释放复位。---------------------------

    r125= 24'h0143_11，// SYNC_POL=0，SYNC_EN=1，SYSREF_CLR = 0 SYNC_MODE = 1
    //----------- 5设置SYSREF操作---------------------------


    r126=24'h0139_03，//现在断言SYNC引脚或切换SYNC_POL将导致一系列2个SYSREF脉冲。

    //----------- 其他寄存器---------------------------

    r127= 24'h1FFD_00，
    R128= 24'h1FFE_00，
    r129=24'h1FFF_53；
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    您好，

    我尝试了上述配置，并成功对设备进行编程。  我没有尝试复制你的确切顺序，而只是编程了最后一套登记簿。  我不得不使用122.88 MHz作为参考频率，因为评估版使用122.88 MHz VCXO，这导致我将PLL2 N从5更改为4，以便它锁定在2949.12 MHz。

    是否在多个主板上进行测试？  是否可以使用此代码关闭设备电源/电源(或通过使用PLL2_LD_TYPE将输出更改为反相切换来切换Status_LD引脚？)。

    以下是我收集的示例图，请注意输出频率略有变化，因为我的VCO处于2949.12 MHz。  我认为您的VCO通常在3000 MHz下工作，然后从我测试的输出产生125 MHz：

    73岁
    Timothy

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    从上面的图像中可以看出，您的SYNC_DISX/SYNC_DISSYSREF位未设置，SYSREF分配器正在自行重置...但您的寄存器映射适合于为最终操作设置寄存器0x144 = 0xff。

    73岁
    Timothy
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    TI__Guru**** 2535750 points
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    感谢您的回复，但我的sysref输出仍然没有任何内容。

    我不知道你是否可以给我整个寄存器配置文件，它包含值和顺序。

    谢谢！

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    TI__Guru**** 2535750 points
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    您好，

    很抱歉耽误你的时间。 请注意，TIC Pro软件(TICSPRO-SW)现在直接支持LMK0.4821万。 您可以尝试计时SYSYSREF页面，然后为连续SYSREF计时'continuous'。 这可以帮助您获得生成SYSREF的配置。

    确保所需的SDCLKoutY_DIS_MODE设置为ACTIVE。

    然后在“时钟输出”页面上，为有问题的输出选择“SYSREF”，并取消选中SDCLKoutY_PD。

    如果您仍有问题，请告诉我。

    73岁
    Timothy