This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
你(们)好
根据数据表,建议按数字顺序对寄存器进行编程,首先是0x000,最后是0x1FFF。 但是,由于 第37页中的'setup of sysref example',程序顺序不是按数字顺序排列的,有些寄存器被多次编程。 我按以下顺序对寄存器进行编程。
首先,对寄存器0x000,0x002进行编程。 第二,我将寄存器编程为第37页中的“设置sysref示例”序列。 然后我 将REST寄存器编程为数字顺序。 没关系吗?
有些寄存器对输出/输出电平标准/ DDLD/ADLD的除法比具有相同的功能。 我想在同一个块中对它们进行编程,以便于修改配置。 我想知道程序顺序是否会影响LMK0.4828万的正确使用?
Timothy
很抱歉,我迟到了回复您。 感谢你的帮助。 我得到了我想要的DCLKout和SYSREF。 但我也有一些麻烦。
我的PLL1已锁定,但我的PLL2无法锁定,并且DCLKout的波形不良。 如何修改我的配置? 谢谢!
我的配置:
PLL1:CLKIN_0 = 300MHz,PLL1_R = 7500,PLL1_N = 3072,使PLL1参考clk = PLL1反馈clk = 40KHz。 外部VCXO为122.88MHz,PLL1已锁定。
PLL2:奥斯卡被设置为PLL2参考时钟。 频率= 122.88MHz。 PLL2 _R = 768, PLL2_P = 6, PLL2_N = 2500。 使PLL2 PDF = 160KHz。 VCO0 = 2.4GHz。 第三个和第四个LF过滤器被设置为寄存器默认值。 第一个和第二个滤波器' R和C被设置为LMK0.4828万 EVM。
我可以从示波器上的Status_LD1和Status_LD2看到PLL2_R和PLL2_N时钟。 PLL2_R时钟频率= PLL2_N = 160KHz。
PLL2_R和PLL2_N时钟之间大约有10ns时间错误,但三种频率相同。 想象一下1和2。 黄色的是PLL2_N clk,蓝色的是PLL2_R clk。 当我设置PLL2_LD_MUX =2并配置所有寄存器时,0x183显示PLL2未锁定。
此外,DCLKout0的波形 很差,就像下面的想象一样,但频率是正确的。 我可以在SDCLKout1获得良好的SYSREF,它是方波。 但我不知道DCLKout0应该是正弦波形
或方波形。 我的DCLKout波形有什么问题?
[报价用户="Zhipeng LV"]
PLL1:CLKIN_0 = 300MHz,PLL1_R = 7500,PLL1_N = 3072,使PLL1参考clk = PLL1反馈clk = 40KHz。 外部VCXO为122.88MHz,PLL1已锁定。
PLL2:奥斯卡被设置为PLL2参考时钟。 频率= 122.88MHz。 PLL2 _R = 768, PLL2_P = 6, PLL2_N = 2500。 使PLL2 PDF = 160KHz。 VCO0 = 2.4GHz。 第三个和第四个LF过滤器被设置为寄存器默认值。 第一个和第二个滤波器' R和C被设置为 LMK0.4828万 EVM。
[/引述]
您好,这不是双环路抖动消除器的最佳用途。 但是,我认为这部分原因是您使用EVM附带的VCXO,其频率为122.88 MHz,即使100 MHz VCXO能为您提供更好的服务。
通过在PLL2上使用160 kHz的PDF,PLL2噪声将最大化,环路带宽应更窄。 以100 MHz VCXO为例,R=1,PLL_N * PLL_P = 24。 由于默认VCXO频率出现卡滞,请考虑PLL2_R = 32,PLL2_N = 125,PLL2_P = 5。 这将使PLL2 PDF增加到3.84 MHz,并可能有助于PLL2 DLD报告锁定。
当您报告PLL2 R和PLL2 N调试输出之间的固定相位时,这确实意味着PLL已锁定。 您还可以观察Vtun2并看到它是中心电压,而不是用于确认锁定。 PLL2 DLD未报告锁定的原因是配置的PDF低,充油泵必须非常努力地工作以在发生泄漏时保持PLL锁定,并且超出锁定窗口大小。 因此,它被骗以为它仍在尝试锁定。 您可能能够最大化充电泵电流(3.2 mA)并重新设计PLL2回路滤波器,然后发现它仍然可以锁定。 (您是否重新设计或仍在使用EVM默认值?) 如上所述,更高的3.84 MHz PDF也可以提供帮助。
[报价用户="Zhipeng LV"]
此外,DCLKout0的波形 很差,就像下面的想象一样,但频率是正确的。 我可以在SDCLKout1获得良好的SYSREF,它是方波。 但我不知道DCLKout0应该是正弦波形
或方波形。 我的DCLKout波形有什么问题?
[/引述]
这是在EVM上还是在您自己的主板上? 此150 MHz时钟的信号完整性很差。 两端端端端接电阻是否为50欧姆? 我猜您的SYSREF看起来很好的原因是频率较低,信号完整性差不会对波形造成太大影响。 (尽管放大上升边缘时,您应该会看到类似的反射,但由于波形不会很快过渡到低水平,因此不会引起混淆)。
73岁
Timothy