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[参考译文] LMK0.4208万：最大输入时钟抖动

admin
Guru**** 2390875 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/572491/lmk04208-maximum-input-clock-jitter

部件号：LMK0.4208万

您好，

我正在寻找一款能够消除大量抖动(高达5ns抖动)的抖动消除解决方案。 在保持平均输入时钟频率的同时，是否存在这样的解决方案？

LMK0.4208万可以处理多少输入抖动？

谢谢！
Nathan

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    TI__Guru**** 2390875 points
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    您好，

    我认为LMK0.4208万可以处理5 ns抖动。 但是，在这种情况下，比抖动编号更重要的是相位噪声配置文件(带spurs)。 例如，如果噪音位于正振中，接近相同的载波振幅，则可能会导致PLL锁定到的问题。
    -您能否发送一个您参考的相位噪声图(带spurs)，以便我提供更好的答案？ 否则，我建议使用LMK0.4208万 EVM检查您的5 ns抖动参考。
    -您增加抖动的来源/原因是什么？ 是否有需要清洁的恢复时钟？

    另一个考虑因素是，如果抖动导致瞬时相位跳数大于40 ns，则PLL1数字锁定检测可能会被愚弄，以为它未锁定，尽管PLL仍在平均时钟输入频率。

    73岁
    Timothy
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    TI__Guru**** 2390875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我使用DDS (直接数字合成)生成时钟频率。 通常，DAC和重建过滤器用于合成这些DDS生成的频率。

    我正在研究通过简单地获取DDS输出的符号位(平均值为正确频率)来生成干净时钟的可能性，但它具有极大的抖动，通常与驱动DDS的时钟周期一样大。 我很好奇是否有任何PLL时钟抖动消除器可以消除抖动和占空比。

    由200 MHz时钟驱动的各种DDS符号位频率示例

    10.949 MHz DDS符号位的频谱图

    10.949 MHz DDS符号位的相位噪声图

    这些图像是在使用低性能振荡器为DDS计时时捕获的。 我很快就会实施一个高性能振荡器，这应该会有所帮助。

    您认为可能有一个PLL解决方案可以处理这些问题？

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    TI__Guru**** 2390875 points
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    鉴于您的谐波比基波低10 dB以上，使用LMK0.4208万或其他设备时我不会遇到任何问题。 请注意，我们确实有一些最低转换速率规格，您将需要满足10.9 MHz等低频的要求。

    73岁
    Timothy
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    TI__Guru**** 2390875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢你的帮助。 您是否能够提供有关使用此输入时PLL输出的外观的进一步见解？ 谐波在基带附近的突起是放大还是缩小？

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    TI__Guru**** 2390875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    在网络工作台工具中，您可以加载输入的噪声配置文件，然后模拟VCXO以查看结果。

    如果更改VCXO频率，则必须在'advanced mode'(高级模式)下为PLL1 (VCO)，然后为PLL2 (PDF)完成此操作。 通常，这两个数字相同，除非PLL2 R分频器降低了由PLL1锁定的VCXO频率。

    73岁
    Timothy
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    TI__Guru**** 2390875 points
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    我在工作台工具中输入了自定义噪声配置文件，CLKinX在图表中显示了该配置文件。 在所有频率偏移值下，图形的CLKOUT0保持为-164 dBc/Hz的平线。 这是否是输出信号的准确表示？

    在"相位噪声值"表中，我输入了1 Hz (2.3 dBc/Hz) 10 Hz (- 20.6 dBc/Hz)和100 Hz (- 68.1 dBc/Hz)。 这些相位噪声值代表输入(CLKinX)还是输出(CLKOUT0)？

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    TI__Guru**** 2390875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    这表明，在1 kHz以下，CLKIN输入噪声占主导地位。  但是，在1 kHz以上，噪声由PLL1环路滤波器衰减，VCXO噪声主导(因此输入VCXO的相位噪声的重要性)，然后是PLL2/VCO噪声，最后是clkout0。  CLKOUT0是输出缓冲区贡献。  这可能会因载波频率而变化，但与偏移频率相比，这是相同的。  总噪声是黑线，即CLKout0输出的实际噪声(考虑所有噪声源)。

    PLL1自动设计为75 Hz BW，70度相位裕度，这是为了提供窄滤波功能。  您可以考虑尝试使用40 Hz回路带宽和50或55度相位裕度。  40 Hz将导致PLL1滤波输入噪声以较低的偏移频率开始。  使用50至55度的相位余量将导致环路带宽处的峰值更多，但滤波器的截面更清晰。  由于PLL1的窄环路带宽通常低于抖动集成区域，因此滤波器的峰值稍有增加就不会出现问题。

    73岁
    Timothy

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    TI__Guru**** 2390875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    好的，因此总噪声(黑线)将始终反映该频率偏移处最大噪声的信号。 因此，我认为LMK不能降低输入时钟的相位噪声，这对我来说是否正确？
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    TI__Guru**** 2390875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    LMK可以降低输入时钟的相位噪声。 输入噪声实际上由PLL环路滤波器“推入”。 如果您将环路滤波器更改为宽，您将看到未过滤时钟噪声配置文件(您还将看到PLL噪声在较高偏移值下的影响)。

    您可以在E2E时钟页面上找到正在使用的PLL的选择环路带宽，或者以下是直接链接：e2e.ti.com/.../66.4163万.aspx

    73岁
    Timothy

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    TI__Guru**** 2390875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    该PDF文档非常有用，它消除了我对PLL和相位噪声的许多困扰，谢谢。


    我想知道LMK0.4208万 (或任何其它双PLL设备)是否能够合成以下输出频率

    －10.00 兆赫

    －10.9.49296875亿 兆赫

    －40.92 兆赫

    TI WEBENCH工具声称，LMK0.4208万能够执行其中任意两个频率的组合，但不能同时执行所有三个频率。

    时钟设计工具无法为任何器件(ref freq，ocxo freq)生成一个以上输出频率的解决方案。

    我应该信任哪种工具？ 如何验证？

    谢谢！