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[参考译文] LMK0.4828万：PLL2_DLD对于OSCIN =62.5MHz始终为低

admin
Guru**** 2555630 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/585416/lmk04828-pll2_dld-is-always-low-for-oscin-62-5mhz

部件号：LMK0.4828万
主题中讨论的其他部件：CODELOADER

各位专家，您好！

当OSCIN = 62.5MHz时，我的PLL2_DLD始终为低电平。 请检查我的注册配置，如果我遗漏了任何内容，请提供帮助。  

SPI_Write (1，0x0160，0x00)；

SPI_Write (1，0x0161，0x01)；//PLL2_R = 1

SPI_Write (1，0x0162，0x40)；//PLL2_P =2，OSCin频率0至63 MHz

SPI_Write (1，0x0164，0x00)；  

SPI_Write (1，0x0165，0x0C)；//PLL2_N_CAL = 12

SPI_Write (1，0x0167，0x00)；

SPI_Write (1，0x0168，0x18)；//PLL2_N = 24

谢谢！

雷卡

  • 0
    TI__Guru**** 2555630 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    以上内容看起来不错，但您是否对设备进行了完整编程？ 理想情况下是在代码编码器(.Mac)或TIC Pro (TCS)文件中？

    PLL2是否已锁定且未报告锁定或实际已解锁？
    - CPout2电压是多少？

    PLL2_DLD是否报告由于某些其他情况而被锁定？
    -我头顶上的一些问题包括OSCin_PD = 1 (0x140[4]=1)
    -如果VCO_MUX [0x138，位5:6]的VCO1未设置为0x01
    -对于负CP电流，PLL2_CP_POL[0x169，位2]应为0。

    对于调试，我建议对PLL1_LD_MUX = 0x12 (PLL2_R/2)(第82页)和PLL2_LD_MUX = 0x0E (PLL2_N/2)(第0x16e页)进行编程；但也确保根据需要对PLLX_LD_TYPE进行编程，通常为0x03 (输出推/拉)。 您应该会看到PLL2 R或PLL2 N分配器路径中这些引脚处的相位检测器频率减半。 如果您看不到这一点，这可以帮助调试出现问题的路径。

    73岁
    Timothy