[参考译文] LMK0.4828万：设计验证

admin

Guru**** 2551630 points

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/582919/lmk04828-design-verifcation

部件号：LMK0.4828万

您好，

我想将LMK0.4828万用作我的卡中所有JESD204B时钟和sysref的PLL和时钟驱动程序。

LMK0.4828万将获得108M的OSCin输入引脚，并且仅使用PLL2时，该设备将驱动135M时钟和sysref。

我不会使用外部VCXO。 PLL1将被禁用。

我使用TIC软件设计系统。

请告诉我所附的TIC设计是否正常？

谢谢！

David

8 年多前

0 admin 8 年多前

TI__Guru**** 2551630 points

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您好，David：

您需要对VCO进行编程，使其在VCO1或VCO0的有效频率范围内工作。现在它在135 MHz时无效。我还认为您需要将PLL2相位检测器频率设计为尽可能大。

我使用时钟设计工具输入108 MHz作为参考，135 MHz作为输出。这解决了在2430 MHz时使用VCO0，PLL2 R = 2，PDF频率为54 MHz的问题。 PLL2_N = 15，PLL2_Prescaler = 3。所以基本上54 MHz *(15*3)= 2430 MHz。
现在将时钟输出分频器编程为182430 / 18 = 135 MHz。

73岁
Timothy

0 admin 8 年多前

TI__Guru**** 2551630 points

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您好Timothy
感谢您的快速响应。在这种情况下，以下几点是否正确？
1.可以在OSCin引脚中驱动108MHz时钟(CLKin0和CLKin1将保持未连接状态)。
2.我不需要任何外部VCXO。
3.我不会使用PLL1，因此可以在没有环路滤波器的情况下关闭输入(CPout1可以保持未连接)。
谢谢！
David

0 admin 8 年多前

TI__Guru**** 2551630 points

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所有3个要点都正确。

请记住，即使您正在关闭PLL1电源，也始终为每个Vcc供电。

73岁
Timothy

时钟和时序（参考译文帖）

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