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您好,
下面是有关LMK0.4828万的SYSREF的一些问题。
我正在考虑将ADS54J66,DAC37J84与LMK0.4828万配合使用,FPGA就是Altela。 (SerDes速率为10G)
Q1) SYSREF串谈
我正在学习E2E的职位。
http://e2e.ti.com/support/clocks/m/videos__files/66.6599万
文件上有SYSREF设置,"Pulsed"(6.b)和"Request"(6.c)。
哪种设置更好地将与其他时钟线路的"串话"最小化?
如果您知道,您能否告诉我另一种最小化的方法?
Q2) SYSREF脉冲输出编号
您能否告诉我一次SYSREF脉冲的输出数量以及 每个SYSREF输出之间的间隔长度?
例如,100mSec间隔和超过2个脉冲输出...
Q3) ADC和DAC的寄存器设置
是否可以在输出SYSREF脉冲下间歇性地设置ADC和DAC寄存器?
或者,我们是否应该在设置寄存器时连续输出SYSREF,并且在完成设置后开始间歇性输出SYSREF?
提前感谢您的支持。
此致,
[报价用户="Takumi Suzuki1"]
Q1) SYSREF串谈
我正在学习E2E的职位。
http://e2e.ti.com/support/clocks/m/videos__files/66.6599万
文件上有SYSREF设置,"Pulsed"(6.b)和"Request"(6.c)。
哪种设置更好地将与其他时钟线路的"串话"最小化?
如果您知道,您能否告诉我另一种最小化的方法?
[/引述]
我认为脉冲将是串扰的最小机会。 如果同步引脚经常切换(不应该切换)或有一些噪音,则它可能会连接到VCO0或出租度VCO1并导致刺激。 您可以考虑在SYNC引脚上使用RC滤波器。
[报价用户="Takumi Suzuki1"]
Q2) SYSREF脉冲输出编号
您能否告诉我一次SYSREF脉冲的输出数量以及 每个SYSREF输出之间的间隔长度?
例如,100mSec间隔和超过2个脉冲输出...
[/引述]
您可以将SYSREF脉冲发生器视为从SYSREF分配器中对请求的脉冲数进行门控。 因此,脉冲将每1/SYSREF频率出现一次,脉冲的持续时间为~0.5 频率/SYSREF频率。
[报价用户="Takumi Suzuki1"]
Q3) ADC和DAC的寄存器设置
是否可以在输出SYSREF脉冲下间歇性地设置ADC和DAC寄存器?
或者,我们是否应该在设置寄存器时连续输出SYSREF,并且在完成设置后开始间歇性输出SYSREF?
提前感谢您的支持。
[/引述]
我不确定我是否完全跟随您。 但是的,我认为您可以对ADC/DAC寄存器进行编程,然后发送SYSREF脉冲以使它们之间的LMFC对齐。 无需连续SYSREF输出。
73岁
Timothy
Timothi-san,您好!
非常感谢! 我明白了。
很抱歉我的回复太晚了。
此致,