你好
我正在考虑将该设备用于多阶段时钟架构，利用其中的几个设备，而最后一个阶段将需要独立驱动所有16个输出(以及每个输出可能配置不同的频率和延迟)。
从数据表中，我了解到这16个输出中的每一个都是针对频率(PLL2之后的分频器)和延迟单独配置的，即所有16个输出在配置上完全相互独立。
但是，9.4 一节中的图表(图51至54)表明，输出成对边界为8个块，即每个块驱动2个相邻的差分输出。 这些图表还表明，每个块(而非输出)的分禾器/延迟配置是分禾器/延迟配置，即每个两个相邻输出共享相同的偏压器/延迟配置。 是这样吗？ 如果是这种情况，用户不能拥有16个完全加速输出，而是8个独立的差分输出对，允许多达8个不同频率和8个不同的延迟设置
我错了吗？ 请提供建议
你好，Alex，
首先，让我们回答您的问题：您可以从该芯片中获得16个独立的差分时钟信号。
现在，我们来解释一下发生了什么。 您看到的是此设备的JESD204B兼容性和功能。 JESD204B标准需要一个所需频率的设备时钟和一个SYSREF时钟才能工作；每个设备都需要一对时钟。 为了使此器件支持八个器件的JESD204B标准，该体系结构具有这八个块，以便更容易地为所有JESD通道生成SYSREF信号，其中您可以有8个通道。 但是，如果您不想在设备中使用JESD204B标准，则可以为16个输出中的每个输出设定自己的频率，前提是您不超过数据表中的PLL锁定参数并将相似的频率放在一起。 只需确保不为JESD204B操作启用SYSREF寄存器。
您可以在数据表第一页的简化示意图(插入如下)中查看他们希望人们如何使用JESD204B芯片。 每个外设都有两个时钟，一个设备时钟和SYSREF，用于快速JESD串行通信。 但是，您不必使用JESD。
值得一提的是，如果您想使用OSCbuffered out diff对，您可以从该设备实际获得17个输出时钟，完全由您决定。
如果您的问题回答正确，请点击下面的绿色“验证”按钮，另外，我想知道您的家伙们在信息上不会动摇。 如果您还有其他问题，请告诉我，我也很乐意为您解答！
此致，
尼克
