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部件号：LMK0.4826万 您好-
我们正在使用此部件将462.5M器件时钟和14.45M SYSREF驱动到JESD204B的FPGA。 在SDCLKOUT3上驱动sysref，在DCLKOUT2上驱动器时钟。 芯片配置用于内部VCO，1850M。
我们需要将相对于sysref的数百ps延迟添加到设备时钟，以满足FPGA内部的设置计时。 我在查看DCLK ADLY寄存器以实现这一目标。 我们当前的设置如下：
DCLKout2 ADLY [7:3]=0
DCLKout2_ADLY_MUX[2]=0，不使用DCC除以
DCLKout2_MUX[1:0]=3，模拟延迟+除法器
我的方法是将适当的延迟量添加到DCLKout2_ADLY。 这是否合理？ 这会影响设备时钟的频率吗？ 在此处添加延迟不会延迟SDCLKOUT3，对吗？
谢谢
-daN
