[参考译文] LMK0.4828万：SYSREF时钟与器件时钟耦合，即使SYSREF时钟断电情况也是如此

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/636700/lmk04828-sysref-clock-coupled-with-device-clock-even-sysref-clock-power-down-condition-also

PLL的选定部分：LMK0.4828万BISQE/NOPB
CLKin0时的输入时钟频率：25MHz
所有器件时钟(采样时钟)输出频率：125MHz
所有Sysref时钟输出频率：390.625Khz
PLL模拟软件工具：TIC Pro
ADC的输入频率：160MHz (+/-20MHz)

我们使用16位JESD204B支持的ADC。 通过160MHz输入频率，390.625Khz SYSREF和10dBm输入功率电平，我们在FFT图解中发现390Khz处的假信号对称地指向中心频率的两侧。

我们已将配置更改为断电配置，并具有与上述相同的条件。 然后390Khz信号也存在。

然后，SYSREF频率已更改为125MHz，并配置断电配置，以确认390.625 kHz Sysref频率是否导致虚假。 使用此配置时，中心频率在390KHz下不会出现杂散。

我在此附上了基于以下不同测试案例的FT数据。

测试案例1：
输入频率：160MHz
输入功率级别：10dBm
采样频率：125MHz
SYSREF频率：390.625Khz (启用)
结果：中心频率为390KHz时出现杂散

测试案例2：
输入频率：160MHz
输入功率级别：10dBm
采样频率：125MHz
SYSREF频率：390.625Khz (断电)
结果：中心频率为390KHz时出现杂散

测试案例3：
输入频率：160MHz
输入功率级别：10dBm
采样频率：125MHz
SYSREF频率：125MHz (断电)
结果：中心频率390KHz时无杂散

请建议避免采样时钟(设备时钟)产生假性。