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部件号：LMK0.4828万 您好，
在2015年12月修订的数据表中，第19页给出了fclk=245.76MHz时DCLKoutX和SDCLKoutY之间的偏移值。 对于 DCLKout和 SDCLKout，我的操作频率分别为3GHz和2.3.4375万MHz。 这两个信号属于同一对。 在这种情况下 ，这些信号之间会出现什么偏差？ 通过查看数据表很难判断，因为 数据表中显示的偏移是fclk=MHz 245.76。
其次，在同一页上，ts[JESD204B]被指定为-80ps。 这是否意味着sysref总是将设备延迟80 ps，因此应该在考虑到这80 ps交付时间的情况下，在这些信号之间引入适当和有意的延迟？ 另外，在9.3 4部分中，“在 SYSREF之前，最多可以对SYSREF进行20个VCO周期的数字调整”行 的含义是什么？
如果您也能清楚地说明这些要点，我将不胜感激。
Erdal
