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部件号：LMK0.3328万 您好，
对于LMK0.3328万时钟合成器，同步引脚( GPIO 0)在我的设计之一中使用CPLD进行控制。
这将导致在通电过程中将信号驱动为高电平大约100毫秒(直到CPLD配置完毕)。 配置CPLD后，它将再次被驱动为低电平。
此时，PDN引脚将保持低状态。
因此，请告诉我，当PDN低时，这种同步脉冲信号是否会导致任何可靠性/功能问题或设备损坏。
谢谢，此致，
Madhu
