[参考译文] LMK0.4832万：外部VCO时的最大clk1/fin频率

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/663727/lmk04832-max-frequency-of-clk1-fin-when-an-external-vco

数据表仍是初步的，没有列出的规格。  PLL2支持的外部VCO的最大频率是多少？

我注意到，评估板有几个站点用于PLL2的外部VCO， 其中一个站点看起来像Crystek CRO。 另一个较小的设备支持我无法跟踪示意图中的部件号列表。  此设备是什么？  某种类型的锯？

我查看了TI PLL模拟器中的器件， 它表明PLL一直是限制因子，在相位噪声上的偏移为10E7Hz。  让我想知道，PLL2的外部VCO是否可以真正提高设备性能。  我最初的计划是使用10或12GHz的高性能DRO，然后将CLK1/FIN的外部范围划分为通过clk1/fin回路到PLL2。  我的输出将直接关闭外部DRO。  使用外部VCO进行PLL2的见解或经验？  更好的TI器件？   使用LMK0.4832万进行集成，以实现所有这一切。