[参考译文] LMK0.4828万：LMK0.4828万嵌套0-Delay PLL1&amp；PLL2锁定检测问题

admin

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/595542/lmk04828-lmk04828-nested-0-delay-pll1-pll2-lock-detect-issue

部件号：LMK0.4828万

我们在嵌套0延迟模式下使用LMK0.4828万，参考输入频率为25MHz，外部VCXO为100MHz。附加SPI寄存器文件。我是否缺少PLL1和PLL2的任何设置。

请帮助我解决这个问题。

此致，

Jaya Bharathe2e.ti.com/.../LMK0.4828万_2D00_0V01nested_2D00_delay_5F00_ITER_5F00_3.txt

8 年多前

0 admin 8 年多前

TI__Guru**** 2553260 points

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您好，
您的具体问题是什么？ CPout1和CPout2上的电压是多少？

根据您的频率查看编程...

对于PLL2，带100 MHz VCXO ....
VCO频率= VCXO频率/ PLL2_R * PLL2_N * PLL2_P
VCO频率= 100 MHz / 6 * 60 * 3 = 3000 MHz。已确认。我预计PLL2 DLD在Status_LD2引脚上为高电平。

对于PLL1，使用25 MHz参考...
VCO频率=参考频率/ PLL1_R * PLL1_N * DCLKout6_DIV
VCO频率= 25 MHz / 119 * 476 * 15 = 1500 MHz。因此，我预计PLL1 DLD较低。
如果您调整PLL1_N = 952，我认为您将看到PLL1锁。

请告诉我这是否能解决您的问题，如果能解决，请验证答案。谢谢。

73岁
Timothy

0 admin 8 年多前

TI__Guru**** 2553260 points

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e2e.ti.com/.../lmk0.4828万_5F00_tics_5F00_nested_5F00_0_2D00_delay_5F00_iter_5F00_5.txtHelloTimothy，

我已按照您的建议调整了这些值。

对于PLL2100MHz VCXO - PLL2_R =4；PLL2_N=60;PLL2_P=2。使用此PLL2，DLD较高。

对于参考时钟频率为25MHz的PLL1，PLL1_R =1；PLL1_N=8;DCLKOUT6_DIV=15。使用此PLL1 DLD时，其值较低。

查找PLL寄存器文件的附件。

此致，

K. Jaya Bharath Reddy

时钟和时序（参考译文帖）

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