[参考译文] LMK0.0804万B-Q1：连续输出电流

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1093478/lmk00804b-q1-continuous-output-current

部件号：LMK0.0804万B-Q1

大家好，

我们是否有关于持续输出电流，IOH和IOL的信息？

提前感谢您的参与。

标记

2 年多前

0 admin 2 年多前

TI__Guru**** 1831610 points

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Mark，您好！

IOH =(VOH-VDDO/2)/ 50

IOL =(VOL-VDDO/2)/ 50。

例如，对于3.3 V的VDDO：

IOH最小值=(2.64 -(3.3 IO/2))/50 = 19.8 mA

IOL max =(0.66 -(3.3 IO/2))/50 =- 19.8 mA

此致，

Kia Rahbar

0 admin 2 年多前

TI__Guru**** 1831610 points

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您好，起亚，寻求进一步的支持。

请同时提供2个输入之间的串扰信息。我们计划将差分时钟输入到一个输入端，将另一个单端时钟输入到单端输入端。如果两个时钟都在运行，我们想知道对串扰的影响。

谢谢你。

0 admin 2 年多前

TI__Guru**** 1831610 points

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Mark，您好！

我们没有这些数据。我们可以在节假日之后进行测量。

输入频率是多少？

此致，

朱利安

0 admin 2 年多前

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您好，Julian：

输入频率为19MHz至80MHz
我们的标准应用将使用40MHz

0 admin 2 年多前

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Mark，您好！

如果将时钟同时输入LVCMOS输入和差分时钟输入，则串扰的影响将最小化。

当只有差分时钟被馈入CLK输入引脚时，输出时钟相位噪声将如下所示。

只有CLK输入提供时钟：

当LVMCOS输入和CLK输入都是FED时钟时，输出时钟相位噪声将如下所示。

CLK输入和LVCMOS输入都被馈入时钟：

如您所见，在这两种情况下相位噪声性能都非常相似，并且rms抖动仅增加约5 FS。

另请注意，这些测量值是使用来自信号发生器的嘈杂时钟输入进行的。使用性能更好的输入将导致性能更好的输出。

此致，

Kia Rahbar

时钟和时序（参考译文帖）

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