[参考译文] LMK0.4828万：相位波动

您好，用户123.7122万：

首先，ADC各阶段之间的所有差异实际上都是由偏斜造成的。  使用干净的输入参考时，LMK0.4828万和LMK0.4832万的抖动作用可忽略不计。

假设DCLKout8作为LMK0.4832万零延迟反馈在内部反馈，则LMK0.4832万的零延迟配置可确保 两个不同器件的DCLKout8输出之间的紧密相位对齐 ，只要LMK0.4828万的两个491.52MHz时钟也处于相位。 保证LMK0.4828万的两个491.52MHz时钟处于相位的唯一方法是同步LMK0.4828万， 因此，除非输出时钟在启动和LMK0.4828万编程期间的某个时间点与相同的数字延迟编程同步，否则由于定时不确定设置具有SPI编程的信道分隔器，电源循环之间可能会出现显著的相位变化。  

另外，假定LMK0.4828万同步以满足LMK0.4832万的对齐要求， 则两个系统之间会有少数相位误差源：

• LMK0.4828万存在通道到通道偏移。 使用同一时钟组中的DCLKout0/DCLKout12有助于最大程度地减少这种偏差，但该值仍可以是数十微微秒。 数据表提供了任何DCLK与任何其他DCLK之间50ps的典型值，但这可能包括时钟组之间的值；我希望在同一时钟组内会稍好一些，可能是20-30ps范围。
• LMK0.4832万在CLKout8相位之间具有部分对部分变化。 这些因素来自多个来源，例如电源电压差异，设备温度差异 和工艺变化。 虽然您可以最大程度地减少不同设备之间的温度和电压变化，但过程变化难以控制。 我对这种变化没有确切的差异幅度，但 由于过程变化，设备之间的差异预计为~50ps并非不合理。
• ADC也有部分到部分的变化。 对于温度和电源电压相同的器件，这在数据表中以大约±100ps的形式列出，非常方便。

时钟设备造成的变化幅度似乎比ADC之间的潜在变化幅度小得多。  但是，时钟设备的偏移影响是不可忽略的。  我可以看到几种减少偏移的方法：

• 使用具有较低通道到通道偏移的缓冲器，并将122.88MHz分配给两个LMK0.4832万输入；然后从122.88MHz中推导983.04MHz。 像LMK1D1204这样的选项指定了最大20ps信道间偏移，而 LMK0.4828万的范围不明确，但可能为20-30ps。 这种方法也可能有一些相位噪声的好处，因为级联LMK0.4828万 PLL输出到LMK0.4832万参考将 大大增加LMK0.4832万的输入参考噪声，而不是清洁的122.88MHz源；此外，您可以在LMK0.4832万中将122.88MHz提高一倍，而不会丢失零延迟配置。
• 保留LMK0.4828万并使用DCLKout0/12输出中的模拟延迟，根据需要以~25ps的步长调整相位。 这种方法的优点是在 需要时纠正整个路径的错误(包括ADC错误)，但其代价是模拟延迟电路的相位噪声升高。
  • 在某种程度 上，使用LMK0.4828万以1除法分配模式代替PLL模式可以缓解相位噪声升高。 由于输出级的噪声基线限制，低频时钟通常不会受到模拟延迟的严重影响。 当然，在1除分布模式下，仍会有分频器和多路复用器添加的相位噪声，但LMK0.4832万回路可能会将其清除，超过几百kHz偏移。 此外，LMK0.4828万输入和输出之间将不再存在零延迟关系，因此，如果系统中的其他地方依赖于此关系，则可能会出现问题。
•  时钟风扇是否可以减少到单级，同步可用于将同一时钟设备的两个输出对齐到不同ADC？ 如果您正在进行某种多板设置，这可能不起作用，但它的部件更少，因此在 最坏的情况下会出现偏差。

此致，

Derek Payne