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[参考译文] LMX2492:寄存器编程不一致

Guru**** 1144750 points
Other Parts Discussed in Thread: LMX2492
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1122432/lmx2492-inconsistent-register-programming

器件型号:LMX2492

晚上好。

我在 LMX2492上收到的寄存器编程不一致、我希望您能提供一些见解。

下面是两次编程的相同命令、它从之前的0x0值将增益寄存器0x1C 编程为0x1F。 SCLK 速度为125kHz。

通道1 -锁存使能

CH2 -时钟

CH3 -数据

CH4 -增益输出

它们是一个接一个完成的。 如您所见、在增益上升的情况下、编程"花费"在第二条命令之后。

我似乎没有违反芯片的任何时序规则、有时需要3或4个命令才能实际执行。 我的压摆率比建议的30V/us 快得多(在更好的示波器上检查)。 我的电压高电平高于1.4V 最小阈值。

这里是否有我不遵循的寄存器编程程序? 数据表似乎没有指明任何具体内容。

谢谢、

Nicholas

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    Nicholas、您好!

    绿色迹线是否表示 CPout 引脚上的信号?

    如果 CPG = 0、电荷泵被置于三态输出中、PLL 环路因此被打开并且环路滤波器中没有电压累积。  

    如果要验证编程、可以对 POWERDOWN 位进行编程、如果编程成功、则会看到当前的变化。  

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    Noel、您好!

    是的、我也尝试过、结果是类似的。

    我认为我的逻辑电平可能过高? 我将这些引脚的 iostandard 从 LVCMOS33更改为 LVCMOS25、并且单个寄存器编程更加一致。

    然后、我尝试对整个器件进行编程、结果再次...不一致。 通过将 SCLK 减至1kHz、我成功地获得了9/10倍的一致性。

    我现在担心的是信号完整性。

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    Nicholas、您好!

    我也很困惑 、除了下面的步骤、您的波形看起来不错。 125KHz 也很好、我们的软件工具也以这个速度运行。  

    现在我没有其他的猜测。