[参考译文] LMK04826：用于 JESD204C 链路的 LMK04826可以#39；t 建立 SYSREF 除以 VCO 的 IF

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1133062/lmk04826-lmk04826-for-jesd204c-link-can-t-establish-if-sysref-divide-from-vco

器件型号：LMK04826
主题中讨论的其他器件： LMK04828、 ADC12DJ5200RF、 LMK04821

大家好、

我的客户正在使用 LMK04826为 FPGA 提供 JESD204C REFCLK、但 JESD204B 链路出现了一些问题、

1. 原始设计(参考至图片)：

FPGA：ZCU106

时钟发生器：LMK04826

来源：TCVCXO 125MHz

VCO0：1875MHz

REFCLK：VCO0/6=312.5MHz

同步问题(参考：使用上述设置可将 REFCLK 提供给 FPGA，但同步波形是切换的，无法获取 JESD204C 链接

2.客户修改下面的 LMK04826设置

FPGA：ZCU106

时钟发生器：LMK04826

源：信号发生器312.5MHz

VCO0：未使用

REFCLK：信号发生器旁路= 312.5MHz

结论：提供 REFCLKt o FPGA、同步始终为高电平、JESD204C 变为链接

3. 将我们的设计修改为以下设置(参考图片)：

FPGA：ZCU106

时钟发生器：LMK04826

来源：TCVCXO 125MHz 和信号发生器312.5MHz

VCO0：1875MHz

REFCLK：信号发生器旁路= 312.5MHz

结论：为 FPGA 提供 REFCLK、同步始终为高电平且 JESD204C 变为链接

以下是客户提出的问题、

1.为什么312.5MHz REFCLK 除以 VCO0会导致 JESD204C 同步。无法建立切换和链接？

2.根据#3修改， 125MHz 和312.5MHz 是否需要同步？

客户查看 我们的 ADC12DJ5200RF EVM+ TSW14J57参考设计、REFCLK 也不是 LMK04828 VCO 的分频器、对吗？

谢谢、此致

Eddie

1 年多前

0 admin 1 年多前

TI__Guru**** 662690 points

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您好、Eddie、

从 LMK04821生成的其他时钟是什么？请指定频率。它们应该是所选 VCO0频率的整数除法。

配置1：

在此配置中、PLL2是否锁定？如果未锁定、则可以获得不同的时钟输出频率、并且不会建立 JESD204C 链路。

请共享配置文件进行调试。

[引用 userid="35727" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1133062/lmk04826-lmk04826-for-jesd204c-link-can-t-establish-if-sysref-divide-from-vco ]2. 根据#3修改、 125MHz 和312.5MHz 是否需要同步？[/QUERP]

如果其他时钟为 SYSREF 并进入 FPGA、同样、如果 REFCLK 用于 FPGA (312.5MHz)、则312.5MHz 和 SYSREF 输出应来自相同的源或彼此对齐。

请帮助提供准确的时钟方框图、以推荐时钟序列/配置。

[引用 userid="35727" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1133062/lmk04826-lmk04826-for-jesd204c-link-can-t-establish-if-sysref-divide-from-vco ]3. 客户查看 我们的 ADC12DJ5200RF EVM+ TSW14J57参考设计、REFCLK 也不是 LMK04828 VCO 的分频器、对吗？[/QUERP]

ADC12DJ5000RF EVM 具有多种时钟选项、如果 LMK04828仅以 FPGA 时钟输出(分配模式)运行、并且 CLKin1输入频率与 FPGA REFCLK 相同、则不需要时钟分频。但是、如果 LMK04828在 PLL 模式下使用、它确实需要分频器来生成所需的输出频率(312.5MHz)。

谢谢！

此致、
Ajeet Pal

0 admin 1 年多前

TI__Guru**** 662690 points

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您好、Ajeet、

请参阅具有 GUI 快照的时钟图、

SYSREF 分频器和时钟分频器都是整数的。

下面是 LMK04826的客户 TCS 文件

e2e.ti.com/.../LMK04826.tcs

谢谢、此致

周德熙

0 admin 1 年多前

TI__Guru**** 662690 points

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您好、Eddie、

如果 FPGA 需要312.5MHz 时钟(FPGA_CORECLK 和 FPGA_REFCLK)、则应启用这两个时钟。

上面的方框图显示、REFCLK 通过来自 CLKin1输入的 OSCout。但未为任何 CLKin1输入设置配置文件、OSCout 也处于断电状态。因此、FPGA_REFCLK 未接收任何输入。

我建议从任何 DCLKout (312.5M)中提供 REFCLK 并获得性能。

谢谢！

此致、
Ajeet Pal

0 admin 1 年多前

TI__Guru**** 662690 points

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您好、Ajeet、

为了加快客户的调试速度、您是否支持提供正确的 TCS 文件？谢谢

谢谢、此致

Eddie

0 admin 1 年多前

TI__Guru**** 662690 points

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您好、Eddie、

请分享从 LMK04826到 ADC 和 FPGA 的时钟连接(原理图)。

谢谢！

此致、
Ajeet Pal

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