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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1051492/cdcv304-output-impedance
尊敬的专家：
当 VDDIO = 3.3V 时、我的客户询问 CDCV304输出阻抗。
请帮助支持此功能吗？
非常感谢！
BR、
Joyce
Joyce、您好！
数据表的图2和图3显示了高电平和低电平输出电压的 V vs I 图。 从这些图中、我们可以计算出输出阻抗作为线的斜率。 图2和3是针对3.3V 的 Vdd (Vddio)情况
从更接近较低的输入/输出电流的角度来看、我们可以看到线路是非常线性的、根据我的粗略计算、线路大约为25欧姆、随着电流增加到更高的负载、我们可以看到输出阻抗确实增加了一点。
73、 Timothy
您好、Timothy、
感谢您的回复。 我仍有问题、并与您再次确认：
对于图2、它是高电平输出电压 VS 高电平输出电流、电流为负值、这是否意味着当输出高电平(即 VOH>=2.0V)时、电流正在灌入？
图3所示的输出电流较低、这是否意味着负载的阻抗较高、负载的阻抗较低、输出电流较高？ 因此、您估计具有较高电流的输出阻抗、例如2.5V、100mA？
我不确定我的理解是否正确、因此请与您确认。
非常感谢您提前回复。
Joyce。
按照惯例、流入器件的电流为正、从而消耗器件的采样电流。 因此、负电流意味着器件正在拉电流。
有关测试图、请参阅图4。 请注意、它使用10pF 电容器驱动140欧姆- 140欧姆分压器负载。
它是相同的电流-但它被镜像至 VOH 规格。 因此、当引脚上的电压为高电平但命令为低电平时、它会灌入大量电流、尝试使输出变为低电平。
最简单的方法是在曲线上选取两个点来估算通用工作范围内的阻抗。
