[参考译文] LMK1D1204：如果未终止、则输出电平

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器件型号：LMK1D1204
主题中讨论的其他器件：LMK1D1208

大家好、团队、

我想请您提供电压电平、以防输出端接的电源电压为100欧姆

VDD VOUTP 或 VOUTN 高电平

3.3V？

2.5V ？

1.8V ？

谢谢、此致、

Hans

1 年多前

0 admin 1 年多前

TI__Guru**** 663810 points

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您好、Hans、

我可以运行 IBIS 模型仿真来检查这一点、尽管将2.5V/3.3V 模式组合到一个模型中。您是否有另一个器件或负载、或者您希望我在输出端进行测试？如果我在无负载的情况下运行仿真、VOUT 本质上是轨到轨、如下图所示(Vdd = 1.8V)。

此致、

Connor

0 admin 1 年多前

TI__Guru**** 663810 points

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您好 Connor、

那么、对于 Vdd = 2.5V 和3.3V、输出将上升到电源轨？这一点非常重要、因为缓冲器将连接到 FPGA、并且在 FPGA 初始化后设置端接。因此、为了在加电期间不违反 FPGA 输入电平规格、我们需要对这些问题提供可靠的答案。在硬件上进行了理想测试！

谢谢、最诚挚的问候、Hans

0 admin 1 年多前

TI__Guru**** 663810 points

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您好、Hans、

该仿真显示了2.5/3.3V 模型的类似结果、峰间电压为3.75V。您是否有关于 FPGA 内部电阻的任何信息、或者我可以在仿真中向负载添加任何其他信息？我相信这将提供更准确的结果。我同意、最好在硬件上进行测试。我们的办公室中没有任何 LMK1D1208 EVM、但我下了订单、要求提供一些 EVM、我可以随时向您提供最新的测试结果。

此致、

Connor

0 admin 1 年多前

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您好 Connor、

您能否确认 Vdd=1.8V、2.5V 和3.3V 时、Vout 将被限制为3.75Vpp？如果不是、我们确实需要等待测量。

谢谢、最诚挚的问候、Hans

0 admin 1 年多前

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您好、Hans、

我与设计团队进行了核对、确认这是正确的。 LVDS 格式具有电流模式驱动器、因此如果没有负载电阻器、则输出电源轨输出。每个输出的摆幅范围为~0.1V 至~1.8V (VDD = 1.8时为原始 VDD、2.5/3.3V 时为1.8V 稳压)。如果您仍然需要我在硬件中进行测试、请告诉我。

此致、

Connor

0 admin 1 年多前

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您好 Connor、

感谢您的确认。是否可以在数据表中添加参数"Vout High、Not Terminated (输出电压高、未终止)"、请参阅？理想情况下是最大值还是至少典型值？

谢谢、最诚挚的问候、Hans

时钟和时序（参考译文帖）

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[参考译文] LMK1D1204：如果未终止、则输出电平