[参考译文] LMK04828：多板 LMK CLKOUT 同步

您好！

您的时钟树架构看起来不错、您应该在嵌套循环双 PLL 0延迟模式下使用次级(从器件) LMKs、 以实现同步时钟输出。

有一个 有关多时钟同步的应用手册、可帮助您了解0延迟模式同步的条件。

我建议在您的架构中也有一个额外的同步选项(0延迟模式除外)、在该模式下、您将主(主) LMK 的 SYSREF 输出作为同步选项提供给次级 LMKCLKin0输入、并将5MHz 输入保持为 CLKin1输入。 这可以为您的时钟架构提供更多的灵活性。

谢谢！

此致、
Ajeet Pal

您好、Lakshminarayana、

很抱歉耽误你的答复。

[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1124031/lmk04828-multi-boards-lmk-clkout-synchronization/4186049 #4186049"]

如果我们 将主 LMK 的 SYSREF 路径作为同步路径连接到 CLKin0、我们是否应该将从 LMK 设置为时钟恢复模式？

[/报价]

是的、CLKin0可用于同步输入、如果需要、也可用于 SYSREF 时钟重新计时模式。

[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1124031/lmk04828-multi-boards-lmk-clkout-synchronization/4186049 #4186049"]2.   由于主 LMK 处于分配模式，我们是否需要编写一个同步分频器寄存器来对齐所有时钟输出 ？[/quot]

要对齐主(主) LMK 中的所有分频器输出、您需要使用 SYNC 并将复位所有分频器、进而对齐所有输出。

SDCLKoutX 使用 SYSREF 频率的常见 SYSREF 分频器、其值为20。

[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1124031/lmk04828-multi-boards-lmk-clkout-synchronization/4186049 #4186049"]

由于硬件限制、从主 LMK (5MHz)到  从 LMK 的 CLKin0的所有输出都通过 SMA 连接器和匹配电缆进行路由、     

•  这意味着 CLKIN 0/1输入是 CMOS 或双极的。 那么、我们如何将主 LMK 差分 输出转换为可   通过 SMA 连接器馈送至从器件 LMK CLKIN 0/1的单端信号？
• 该变化对所有 从 LMK 输出的相位噪声和同步有何影响？

[/报价]

您不需要转换单端信号、可以通过长度匹配的电缆提供差分信号。 如果用作 SYNC、CLKin0需要直流耦合输入。

当您在嵌套循环双 PLL 模式中将 CLKin1上的输入作为基准进行馈送时、它的相位噪声性能取决于160MHz VCO。

谢谢！

此致、

Ajeet Pal

您好、Lakshminarayana、

[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1124031/lmk04828-multi-boards-lmk-clkout-synchronization/4196376 #4196376"]我们已检查振幅级别，高于600mVpp。

使用所示的测量振幅、您可以 继续使用 CLKin1的单端输入来锁定 PLL。

如上所述、如果您要使用 CLKin0输入到次级 LMK 进行同步、它应该是差分直流耦合输入。

谢谢！

此致、

Ajeet Pal

您好、Lakshminarayana、

在 真正的 ZDM 条件下使用次级 LMKs 时、您应该从这些器件获取同相时钟、而无需外部同步。  

但是、对于重新计时的 SYSREF 输入(CLKin0)或 外部同步(对于某些其他配置)、CLKin0/SYNC 输入应该是直流耦合、这需要在您的电路中进行修改并保持所需的峰间振幅。

谢谢！

此致、

Ajeet Pal