[参考译文] LMK05028：如何配置 LMK05028、使其在最初从 XO 输入生成644.53125MHz 时钟、然后在 IN1输入可用后切换到 IN1？

admin

Guru**** 2511985 points

Other Parts Discussed in Thread: LMK05028

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1019024/lmk05028-how-to-configure-the-lmk05028-so-that-it-generates-644-53125mhz-clock-from-xo-input-initially-and-then-once-the-in1-input-is-available-it-switches-to-in1

器件型号：LMK05028

大家好、

我正在使用 Intel S10 SX SoC 开发套件。我正在尝试实现 IEEE 1588 PTP V2。板上安装了 LMK05028芯片。 LMK05028的 XO 输入由板载振荡器的48MHz 时钟驱动。 TCX0_IN 不由任何时钟驱动。 IN1由来自 FPGA 的 MAC 恢复时钟(390.625MHz)驱动。所有其他时钟输入不由任何时钟驱动。我想在 OUT5生成390.625MHz 时钟、在 OUT7生成644.53125MHz 时钟。 OUT5和 OUT7连接到 FPGA。 OUT7时钟是 FPGA 内部 MAC 的参考时钟。我的问题是、IN1最初不会有时钟、因为我们没有从 LMK05028获取644.53125MHz 参考时钟。那么、如何配置 LMK05028、使其在最初从 XO 输入生成644.53125MHz 时钟、然后在 IN1输入可用后切换到 IN1？

谢谢、

马斯塔法

4 年多前

0 admin 4 年多前

TI__Guru**** 2511985 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

Musthafa、您好！

那么、让我重复这些信息、以确保我理解正确：

2环路模式 REF / XO
XO：48MHz
IN1：390.625MHz (从 FPGA 恢复)
OUT5：390.625MHz，OUT7：644.53125MHz，两个都连接到 FPGA

LMK05028被设计成在 APLL 锁定到 XO 时立即启动和运行输出。请注意、您可以更改此设置并使 DPLL 锁定的输出静音、因此在 DPLL 锁定之前、输出将处于静音状态。

在您的情况下、您希望在 APLL 锁定到 XO 后立即输出、这是正常操作。因此、当 APLL 锁定 Out5和 out7时、将输出相应的配置频率。然后、当390.625MHz 被馈入 IN1时、DPLL 将锁定并且输出将跟踪。

请注意、我不确定您的两个输出是否计划使用相同的 DPLL/APLL 环路-因为在这种情况下、一旦 DPLL 锁定或完成锁定过程、您将看到连接到的输出的相移和频率偏移/调整 DPLL。如果 OUT7已连接、但 OUT7是(通过 FPGA)提供输入的电源、则可能会遇到问题。您可以具有来自不同 APLL/DPLL 环路的 OUTA、并且只将 IN1分配给 DPLL1 (反之亦然)。

此致、

Amin

0 admin 4 年多前

TI__Guru**** 2511985 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Amin：

为了解决您在上一段中提到的问题、AM 计划在 FPGA 内的 PLL 锁定到 OUT7 644.53125MHz 时钟后在 FPGA 内进行重校准。

谢谢、

马斯塔法五

0 admin 4 年多前

TI__Guru**** 2511985 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

Musthafa、您好！

明白。

关闭此主题。如果您有任何其他问题、请告知我们。

此致、

Amin

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] LMK05028：如何配置 LMK05028、使其在最初从 XO 输入生成644.53125MHz 时钟、然后在 IN1输入可用后切换到 IN1？