您好：
我正在使用 Intel S10 SX SoC 开发套件 。 LMK05028芯片安装在板上。 TCX0_IN 不由任何时钟驱动。 IN3由 GPS 的10MHz 驱动。 我的要求是、OUT7[644.53125Mhz、OUT5[390.625Mhz ]应以 GPS 10MHz 作为参考。OUT5和 OUT7连接到 FPGA。 OUT7时钟是 FPGA 内部 MAC 的参考时钟。
时钟的 DPLL1和 DPLL2优先级相同。 10MHz[in3]具有最高优先级。
我已使用以下配置配置配置 TISC Pro。 我们没有获得644.53125Mhz 的所需输出、而是获得644.46Mhz。 如果我在 GUI 中配置390.625Mhz、OUT5实际频率列将变为零。 请指导我使 OUT7和 OUT5与 GPS 10MHz 同步、并具有适当的输出和频率。
此外、我们还会看到"Run script cancelled (运行脚本已取消 运行 Step6时未找到 MATLAB Runtime R2015b"：运行脚本、并附加.TCS 文件
Neeraj、您好！
OUT5频率变为零的原因是您尝试使用390.625 MHz 时钟和644.53125 MHz 时钟来自同一 PLL。 由于这两个频率中没有公共倍数、390.625MHz 被设置为0。 请将时钟输出更改为如下所示：
请注意、我将390.625MHz 时钟移至 OUT0、因为 OUT[0：3]组需要至少1个来自 PLL2的时钟才能进行 DPLL 计算。
OUT7频率未锁定到644.53125MHz 的原因很可能是 DPLL1未锁定。 我已经为 DPLL 预制了运行脚本计算、因此现在频率应该锁定到其目标值。
以下是更新后的 TCS 文件、其中包含我在上面讨论的更改：
e2e.ti.com/.../6175.LMK_5F00_644_5F00_OUT7_5F00_390_5F00_OUT5_5F00_10Mhz_5F00_IN3.tcs
请将此文件加载到您的 TICS Pro 中、并使用软复位芯片(如下所示)。
完成此过程后、两个频率都应锁定到其目标值。
此致、
起亚拉赫巴
Neeraj、您好！
首先、检查状态页面并确保 LOL_PLL1、LOPL_DPLL1和 LOFL_DPLL1未设置。 如果按如下所示将其清除、则问题不是由 DPLL 解锁所致。
如果清除了上述控件、则显示您的频率偏离其目标值110545.454ppb。 要消除此 ppb 误差、您可以启用下图所示的 DCO 模式、并将频率阶跃大小编程为将输出频率转换为其目标值所需的目标 ppb 漂移。 在您写入频率之后。 步长控制、FDEV 将自动计算。 然后、您可以使用 Incr/DECR 按钮来改变频率。
请注意、您还可以选择通过寄存器或 GPIO 瓶胚 Incr/DECR。
此致、
起亚拉赫巴
您好起亚：
LOL_PLL1、LOPL_DPLL1、LOFL_DPLL1和 HLDOVR1的状态被置位。
Neeraj、您好！
这意味着 DPLL 不会锁定、从而导致输出频率不精确。 一旦 DPLL 锁定、输出将恰好为644.53125 MHz 和390.625 MHz。
确保 DPLL 锁定的第一步是确保10MHz 信号实际输入到 in3中。
然后、确保根据为器件提供输入的方式选择了正确的时钟输入接口类型。
如果问题不是这样、请单击更新频率计划 、然后单击 运行脚本 按钮以计算相应的 DPLL 设置。
计算完成后、按下软复位芯片、然后确保状态页上的 DPLL 状态位不再为高电平。
此致、
起亚拉赫巴
您好起亚：
按照您的建议、我将接口类型更改为 HCSL、并且能够获得 LOFL_DPLL1和 LOFL_DPLL2的锁定。
因为相位未锁定。 DPLL1和 DPLL2仍处于保持模式。
因此、当读取寄存器时、我看到 LOPL_DPLL1、LOPL_DPLL1和 HLDOVR2被置位。
附加配置文件
e2e.ti.com/.../6175.LMK_5F00_644_5F00_OUT7_5F00_390_5F00_OUT5_5F00_10Mhz_5F00_IN3_5F00_updated.tcs
Neeraj、您好！
我相信我发现了这个问题。 器件似乎在检测您的基准时遇到困难。 为了检测基准并正确锁定 DPLL、我禁用了输入的频率检测阈值、如下所示。
一旦我禁用了这些阈值、我就能够使 DPLL 锁定、并让器件正确输出您的目标频率。
下面是我用于获取适当输出频率的配置的 TCS 文件：
请将此文件加载到您的 TICS Pro 中、然后按软复位芯片、所有内容都应正常工作。
以下是我通过此配置接收到的输出频率、供您参考：
在使用此方法之前、请确保您的10MHz 基准是稳定的并且被锁定至10MHz。
此致、
起亚拉赫巴
