您好 Justin、

假设您的 Kvco 正确、您的环路滤波器在我看来是稳定的。 我怀疑这是问题。

相关概率很低、但我建议将 PLL2 N-Cal 分频器设置为等于 PLL2 N 分频器、因为目前正在使用3000/16作为反馈频率而非3000/300来校准 PLL2 VCO 范围。 这通常只会影响 PLL2、但会消除一个额外的变量。

至于您的 PLL1问题、我在您的帖子中找不到任何显示 PLL2锁定检测状态的内容。 由于 OSCin 同时用作 PLL1反馈和 PLL2基准、哪个 PLL 无法锁定通常表示问题的根源。 如果两个 PLL 都没有锁定、并且 PLL2的不相关的错误配置已经被分类(例如 PLL2 N-Cal 分频器设置不正确)、这就表明 VCXO 上发生了什么情况；如果仅 PLL1无法锁定、这表明基准输入没有被充分捕捉。

调试锁定问题的一种有用方法是监控相位检测器处的基准和反馈路径。 您可以监控 PLL1 R 和 PLL1 N、而不是在锁定检测信号上监控 PLL1_DLD 和 PLL2_DLD、并查找稳定的信号。

所有这一切都是假设存在锁定问题。 但根据您的帖子、可能会出现其他一些问题、因为我同意窗口检测以所述的速率振荡听起来不合理。 我仍然有兴趣了解 PLL1 R/N 监控结果是否表明 PLL 正在锁定、这是一些状态机问题。

有一个位、CLKIN_OVERRIDE (R336[6]或0x150[6])、可从用户控件页面中的常规控件进行访问。 是否可以尝试将其设置为1？ 由于您使用基于寄存器的 CLKin0选择、该位可能会强制状态机进入稳定状态以进行时钟选择... 但我不知道为什么需要它、除了由于某种错误。

最后、您是否在多个器件上看到了此问题？

此致、

Derek Payne

尊敬的 Derek：

首先、感谢您的快速回答。 感谢 您的帮助。

关于哪个 PLL 锁定、我们似乎看到了三个或四个不同的故障状态。 Justin 的帖子中的范围捕获中显示了第一种也是最常见的状态。 我们看到用于 PLL1振荡的 LOCK 位、但是除了我们在几乎所有信号上发现的噪声之外、PLL2的 LOCK 位保持低电平。 芯片似乎最常进入此状态。 当 IC 非常热(45°C 以上)时、它几乎会严格地进入此模式。 我们看到了另外两个故障状态：一个是 PLL1不锁定、另一个是 PLL2锁定、另一个是 PLL1锁定和 PLL2保持解锁状态。 这两种状态都更加严重、 仅在偶尔(1/20次尝试)时才会看到、并且仅在温度接近我们所述的34-36度截止频率时才会看到。 最常见的故障、也就是我们在第一个帖子中概述的故障、显示了两个 PLL 都没有锁定、但 PLL1的锁定位振荡、而 PLL2的位除了噪声之外保持低电平。

以响应 N 和 R 信号测试问题。 我们已对 LMK 进行编程、以输出 PLL1的 N 和 R 时钟信号、并在成功和失败状态下捕获响应。

迹线1 (黄色)是 R 信号、迹线2 (蓝色)是 N 信号、 迹线3 (粉色)是环路滤波器之后的 VCXO 控制电压。

此捕捉显示了 PLL L1和 PLL2的成功锁定：

以下是对相同信号的较小时间刻度捕捉：

我们看到、当控制环路寻找锁定时、两个时钟信号开始异相并调整为相位、一旦控制电压稳定、我们就会看到两个信号按预期锁定。 我假设 N 时钟的周期较小、是由于 VCXO 之后和相位检测器之前发生了10倍分频？

有趣的是、当芯片进入我们描述的故障模式时、N 和 R 信号不再出现在 LD1和 LD2输出上。 我们对此感到困惑、因为我们希望 IC 无论锁定状态如何、都仍然提供时钟信号。 我们确认了两个时钟仍可正常工作、并在此状态下具有有效的逻辑电平和压摆率。

捕获未显示 N 或 R 时钟输出的故障锁定(高于阈值温度)：

在稍微相切的情况下、我们尝试验证 PLL1的捕获范围、因为担心 VCXO 可能漂移太远而无法锁定基准。 通过修改 CLKIN_MUX 并连接信号 发生器、我们为 PLL1基准输入提供了外部基准信号。 然后、我们开始增加和降低此输入基准频率、以迫使 PLL 必须在 VCXO 的牵引范围内进一步寻找。 在电路板冷却时、我们看到 PLL 在整个控制电压范围内成功锁定、基准频率偏离1000Hz 或更高。 我们认为、这证明了我们在 VCXO 上看到的热性能引起的轻微频率漂移不是导致 LMK 不稳定的因素。 PLL1环路经过充分调优、可提供足够的捕捉范围。 请告知我们此处的测试逻辑是否有效。

迹线1 (黄色)是 PLL1锁定信号、迹线2 (蓝色)是 PLL2锁定信号、 迹线3 (粉色)是环路滤波器之后的 VCXO 控制电压。

显示了 VCXO 牵引范围较高端 PLL 锁定情况的捕捉：

显示 了 VCXO 牵引范围下端 PLL 锁定情况的捕捉：

 

当基准偏斜超过 VCXO 的牵引范围时、我们会看到锁定不稳定、这是我们所期望的。 但故障模式更接近预期。 当电荷泵达到控制电压输出限值时、间歇性 PLL1锁定。

VCXO 达到其频率上限时的不稳定性：

VCXO 处于 其下限频率时的不稳定性：

我们在同一修订版本的多个电路板上看到此故障。 我们还在以前版本的设计中使用相同的时钟生成电路时看到了此故障。 我们测试的芯片封装上的完整代码是94A3ECUG3 K04828BISQ。

再次感谢您、

Spencer

Spencer、

当器件处于异常状态时、我发现根本没有时钟信号、这让我感到非常惊讶。 如果没有其他内容、只要强制进行基准选择、R 时钟就应该存在。 在某个温度阈值下、两个 R/N 时钟都会丢失、这一事实表明、存在与 PLL 行为无关的情况、例如逻辑电路在某个温度以上发生故障或断电。

[引用 userid="498252" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1035219/lmk04828-pll1-not-locking-at-package-temp-above-36-c-pll1_dld-oscillates/3828152 #3828152"]我假设 N 时钟周期较短是由于 VCXO 之后和相位检测器之前发生的10倍分频？

是的、相位检测器会查看边沿、因此分压器后的占空比并不重要。

[引用 userid="498252" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1035219/lmk04828-pll1-not-locking-at-package-temp-above-36-c-pll1_dld-oscillates/3828152 #3828152"]请告知我们的测试逻辑是否有效。

这个实验是有道理的、就我而言、它将 VCXO 拉范围排除为一个问题。

[引用 userid="498252" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1035219/lmk04828-pll1-not-locking-at-package-temp-above-36-c-pll1_dld-oscillates/3828152 #3828152]\n 我们在同一修订版的多个电路板上看到此故障。 我们还在使用相同时钟生成电路的设计的先前版本中看到了此故障。

这也是相当令人惊讶的、让我假设设计的两个修订版本都存在系统错误。

后续问题：

• 如果您配置启动编程、使 PLL1完全断电、PLL2是否在高温下始终锁定？
• 我没有看到您提到它、您是否在设置了 CLKIN_OVERRIDE 位的情况下尝试了此测试？
• 在探测电源线时、您是否探测了封装或附近的某个位置(例如铁氧体之后)上的引脚电压？ 我想知道、是否有某种情况会阻止器件焊接到电路板上、并且您会在其中一个电源轨上发生间歇性接触。
• 我是否可以看到时钟发生器电路的布局？

此致、

Derek Payne

尊敬的 Derek：

感谢您的持续支持。 我们运行了建议的测试用例、并继续看到与温度的相关性相同。

[引用 userid="284549" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1035219/lmk04828-pll1-not-locking-at-package-temp-above-36-c-pll1_dld-oscillates/3828433 #3828433"]如果配置启动编程使 PLL1完全断电，PLL2是否在高温下始终锁定？

否 在 PLL1断电且 CPUOUT1三态的情况下、PLL2使用原始 VCXO 作为其基准、LMK 在冷启动时继续表现出与 PLL2锁定(LD2 = 1、LD1 = 0时观察到)相同的行为、在热启动时在 LD1和 LD2上出现时髦的振荡。

下面的第一个图像是在禁用 PLL1的情况下成功地在冷启动时锁定 PLL2。 黄色= PLL1锁定、Teal = PLL2锁定、粉色= CPOUT1 (三态)。

第二个映像是热启动时未成功锁定 PLL2和相同的寄存器配置。 黄色= PLL1锁定(预计为0、但振荡至 VCC)。 TEAL = PLL2 LOCK、Pink = CPUOUT1 (预计为三态、但类似地会振荡)。

[引用 userid="284549" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1035219/lmk04828-pll1-not-locking-at-package-temp-above-36-c-pll1_dld-oscillates/3828433 #3828433"]我没有看到您提到它，您是否在设置了 CLKIN_OVERRIDE 位的情况下尝试过此测试？[/quot]

我们尝试将 CLKIN_Override 位设置为1、并继续看到相同的行为。

[引用 userid="284549" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1035219/lmk04828-pll1-not-locking-at-package-temp-above-36-c-pll1_dld-oscillates/3828433 #3828433"]探测电源线时、您是否探测了封装或附近的某个位置(例如铁氧体之后)上的引脚电压？ 我想知道是否有任何因素阻止器件焊接到电路板上、并且您在其中一个电源轨上有间歇性接触。

这是在失效状态下铁氧体(VCC11_CG3)之后的可探测电源线。  在故障状态下、VCC 看起来非常糟糕、在3.3VDC 和1Vpp 摆幅下、虽然我不确定这是电源本身的缺陷、还是由于热故障状态而使 LMK 芯片钳制电源。 黄色= PLL1锁定、Teal = PLL2锁定、粉色= CPUOUT1、深蓝色= VCC11_CG3

在成功的冷锁状态期间、探测到的同一点为3.3VDC、并且噪声要低得多。 在 PLL1完全锁定之前、它在运行期间(250mVpp)似乎仍然会产生噪声。 PIC 1 =放大、PIC 2 =在首次触发 PLL1锁定时放大。

。

我们在该类别中的下一项测试是使用外部电源为 LMK 和 VCXO (基本上绕过 TPS7A4701 LDO)进行重新测试、根据结果、可能会导致更高容量的 LDO 出现死区错误、从而消除掉电的可能性。  在我们的 TICS 模型中、LMK 消耗630mA 电流、而 LDO 的大小为1A 输出。

[引用 userid="284549" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1035219/lmk04828-pll1-not-locking-at-package-temp-above-36-c-pll1_dld-oscillates/3828433 #3828433"]我是否可以查看时钟发生器电路的布局？

顶部布局：

底部布局：

另一个相切：我们确定出现5MHz 或10MHz 振荡的原因是示波器上的混叠。 故障状态下的所有振荡都具有100MHz 的频率。

Justin、

根据 VCXO 负载和 LVPECL 终端的不同、我将提出800mA 至870mA 的电流、因此我认为、换用电流更高的 LDO 是一个合理的下一步。 我不知道 OCXO 电流是多少、但由于时钟发生器的电流为870mA、并且 OCXO 看起来位于同一个3.3V LDO 上、如果电流限制被触发、我不会感到惊讶。

如果可能、您可以尝试更简单的基于寄存器的测试、其中 CLKOUT 全部断电。 设置加电时的每个 CLKoutX_Y_PD=1都会将电流削减~500mA。 您将没有输出时钟、但您不需要输出时钟来评估 PLL 是否在较低电流条件下成功锁定。 您还可以在所有输出配置为断电的情况下监控 LDO 电流、如果该数字+ 500mA > LDO 电流限制、则可能是电流限制造成的问题。

我唯一能想到的另一件事是 VCXO 的 μ 50Ω 端接位置可能会向 LDO 接地注入一些100MHz 噪声。 LDO 数据表在某种程度上含糊地声明、除了 GND 以外的任何电压都不应连接到电压编程引脚、 因此、我想知道100MHz 接地噪声是否耦合到这些电压设置引脚中的一个或多个、并导致 LDO 在某些输出电压设置之间快速循环。

此致、

Derek Payne

尊敬的 Derek、感谢您的建议。 如前所述、我们测试了电源、并进行了以下启动假设：

我们在 VCXO 到 OSCIN 的50Ω Ω GND 端接上与您分享了相同的观察结果，可能会将本地100MHz 噪声注入 LDO 的 GND，因此我们尝试了这种返工，如下面的黄色所示，在这里我们“tombsted”了端接电容器和电阻器，并将其路由回 VCXO 的 GND。 这不会改变 PLL 的性能。

我们还尝试了许多测试用例来排除 TPS7A4701 1A LDO 的电流限制：

1. 在 LDO 输入端馈入外部5V 电压、以便我们可以监控 LMK + VCXO 的总电流。 在最大负载下、进入 LMK + VCXO 的总电流为700mA。

2. 使用寄存器设置禁用所有 CLKOUT 和 SDCLKOUT。 我们在这里没有获得电流测量值，但 LMK 的 PLL 锁定行为继续跟踪温度。

3. 将 VCXO 器件替换为消耗较少电流的器件、具有相同的频率稳定性、拉比和压摆率。 LMK PLL 锁定行为继续跟踪到温度。

4. 将1A LDO 替换为通过额外去耦连接到 PCB 的1.5A LDO。 LMK PLL 锁定行为继续跟踪到温度。 在 LDO 变化后、我们确实获得了新的偶尔出现的故障模式、在该模式下、即使 PLL1_DLD (黄色)和 PLL2_DLD (蓝色)开始振荡后、LMK 仍会继续运行 CPUOut1循环(粉色)。

在其他情况下、即使 LDO 返工、LMK 在 DLD 振荡期间也没有进入控制环路、与之前的结果相匹配。

最后、我们删除了 LMK 器件(原始批次代码：94A3ECUG3 K04828BISQ)并将不同批次代码(0AAKRFUG3 K04828BISQ)器件重新焊接到电路板上。 即使安装了新器件、LMK 也会继续成功锁定在冷状态而不是热状态。

最后一个相切：我们确认，LMK 数字线路上的一些振荡实际上并不像我们昨天所相信的那样具有示波器混叠。 我们在 CH1 (STATUS_LD1)上设置触发器、热模式下的 LMK 确实在3个不同的频率下振荡、如下所示。

再次感谢您的持续支持、Derek。

Justin、

这是相当令人困惑的。 让我在内部将其记录给其他一些人、以防他们听到类似的事情。

此致、

Derek Payne

Justin、

经过讨论、我们认为有一些问题、涉及以某种方式触发复位事件或电源欠压。

• 未显示复位引脚连接、因此我不确定驱动它的是什么(MCU？ 绑定高/低？)。 我们可以尝试断开 RESET 引脚并将 RESET_TYPE 配置为输出。 这消除了器件上复位的一个主要路径。
• 我注意到、Vcc7/8/9的铁氧体磁珠后面的电容器被省略、但这些电容器的空间仍然存在。 是否有人测试过填充这些电容器？ 数据表中第11.1.1.1节有一个要点、表明频率大于30MHz 的器件可以使用具有内部电容的铁氧体磁珠、但考虑到其他电源引脚上的电源电压纹波、被忽略的复位事件的一些高电流部分可能需要该电容。
  • 尽管默认 VCXO 频率为122.88MHz、但我们的 EVM 实际上会填充这些电容器。 我们现在遇到的故障模式可能从未被观察到、因为这些电容器从未被真正省略。

如果上述两种方法都不起作用、我们是否可以从成功和失败的锁定案例中获得回读尝试、以显示差异？ 您可能还希望在锁定回读事务失败期间探测 MISO 线路、因为我怀疑一个或多个电源正在欠压、回读可能不再是干净的 SPI 数据。

此致、

Derek Payne

尊敬的 Derek：

我们在上一个帖子中测试了您的两项建议、很遗憾没有结果。 添加 DNP 滤波电容器的行为没有变化。

在之前的测试中、我们将复位线更改为内部下拉模式。 为了确保这不是问题、我们还添加了1K 的硬外部下拉电阻以及0.1uF 的滤波电容器。 这两种修改都不会改变电路的故障模式。

我们将研究在故障状态下获取 IC 的 SPI 读取。 尽管我假设它可能会由于您提到的芯片状态而失败。 我们已通过采取步骤生成具有多种时钟生成电路布局以及一些新布局的开发 PCB、从而推进了我们的调查。 希望这将使我们发现这种不稳定的根本原因。

再次感谢您、

Spencer

Spencer、

明白。 很抱歉、我们这次没有为您提供任何好的答案。 如果您发现任何意外情况、请告知我们。

此致、

Derek Payne