[参考译文] LMK04832：用于双 PLL 的 PLLatinum Sim

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/976863/lmk04832-pllatinum-sim-for-dual-pll

器件型号：LMK04832

尊敬的先生/女士：

我正在尝试确定使用 PLL1和 PLL2设计/仿真 LMK04832的正确过程。

(1)设计包含环路滤波器的 PLL1

(2)为 PLL1导出 VCO 相位噪声

(3)设计 PLL2。

(4)针对 PLL2从(2)加载 VCCO 相位噪声

(5)设计 PLL2环路滤波器。

我连接了功率点、显示了步骤。

e2e.ti.com/.../LMK04832.pptx

Joe、您好

4 年多前

0 admin 4 年多前

TI__Guru**** 2551110 points

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Joe、您好！

步骤看起来正常。您还需要在步骤(1)中导入 OSC 相位噪声和 VCO 相位、以准确地对噪声输入和外部 VCO 进行建模、并观察环路滤波器对清除输入抖动的影响。此外、在保存用于导入到 PLL2的 OSC 源噪声的 PLL1输出时、可以取消选中启用输出/分频器噪声。

您可能需要将环路带宽设置为"Auto"并重新计算、以获得一些实际的环路滤波电容器组件值。通常、设计60至80度的相位裕度以实现稳定性。

此致、
通道

0 admin 4 年多前

TI__Guru**** 2551110 points

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您好、Lane、

感谢你的答复。

是自动尝试的、但抖动非常高。

我是否需要从 PLL1导出单独的文件以用于 OSC、PLL 和 VCO？然后将各个文件读取到 PLL2中？

我还上传了 PLL1和 PLL2。

e2e.ti.com/.../10MHz_5F00_LMK04832.zip

Joe、您好

0 admin 4 年多前

TI__Guru**** 2551110 points

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Joe、您好！

我在 PLLatinum Sim 中检查了您的文件。限制环路带宽(LBW)将为环路滤波器产生最佳结果、而不是使用自动开启环路带宽。我还使用了电容值步长= 10%、电阻值步长= 1%。在0.001kHz 至0.1kHz 的 LBW 限制下、对于环路滤波器组件值合理的 PLL1、抖动为113.9fs。

对于 PLL2、我认为您希望使用 VCO1选项、而不是外部 VCO。对于 PLL2 LBW、您可能会使用100kHz 至400kHz 的限制。

当您导出 PLL1相位噪声(数据导出->导出跟踪->相位噪声总计、未选中启用输出/分频器噪声)时、将其导入为 PLL2的输入源(OSC)噪声

此致、
通道

0 admin 4 年多前

TI__Guru**** 2551110 points

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您好、Lane、

谢谢你。

我会尝试一下。我可以离线联系您查看我的最终 PLL1和 PLL2文件吗？

Joe、您好

0 admin 4 年多前

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Joe、您好！

很高兴为您提供帮助。如果您不想在公共论坛中共享信息、我们可以离线查看。在 E2E 上向我发送个人消息、或通过 cts_clkgen_flex@list.ti.com 向我们发送电子邮件

此致、
通道

0 admin 4 年多前

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您好、Lane、

谢谢你。

Joe、您好

时钟和时序（参考译文帖）

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