您好、先生、
在我们的设计中、我们使用 LMK04828 CLK 合成器为 RFSoC 中的 RF-ADC 和 RF-DAC 提供时钟。 具有 SYSREF 作为反馈并具有嵌套双环回的单路 LMK 器件。
LMK 输入：
TCXO：10MHz LVCMOS (CLKIN 0)
VCXO：100MHz LVPECL
LMK 输出：
LVDS 输出
DCLKOUT：150MHz
SDCLKOUT：3.125MHz
您好、Ajeet、
感谢你的答复。
LMK04828数据表中提到了 LVDS 输出的两种终端方案、一种是具有外部接收器终端的 RX 器件、另一种是具有内部接收器终端的 RX 器件。
对于这些使用外部接收器终端的 LVDS 输出、ZU_PL_CLK_P/N、ZU_SYSREF_P/N 和 ZU_PL_SYSREF_P/N。
无论图中的上述配置如何、是否需要在两种配置的 LMK 输出端放置560 Ω？
您好、Ajeet、
感谢你的答复。
我还有一个问题
对于 OSCIN 或 CLKIN 输入、对于 LVPECL 差分 CLK 输入、为什么 TX 侧和 RX 侧都需要2次交流耦合、如数据表中所述？
