尊敬的先生：
我们在 偏移频率大于100KHz 时经历了相位噪声降级。 射频频率为4.675GHz。 频率降级为：
(1) 1KHz 偏移：0dB 降级。 测量与相位噪声仿真相同。
(2) 10kHz 偏移：4dB 降级。 测量值比相位噪声仿真差4dB。
(3)>100KHz 偏移： 8dB 降级。 测量 值比相位噪声仿真差8dB。
环路带宽为~45KHz。 由于主要是频率范围>环路带宽下的衰减、因此我怀疑降级来自 VCO。 VCO 电压电源是 TI 的超低噪声 LDO。 我尝试在 VCO 电压总线上添加更多22uF 的电容器、但没有改进。 请分享您的评论吗？ 可能的根本原因是什么？
Tony
尊敬的先生：
请参阅以下环路滤波器。
Tony
您好、Tony、
问题可能是由于 C4过小。 如果让 PLL SIM 为您计算环路滤波器值、您将始终得到≥3.3nF C4。
连接到 Vtune 引脚的最后一个环路滤波器分流电容器应至少为3.3nF、否则10kHz 和20MHz 偏移之间的 VCO 相位噪声将会不良。 我们将把他的要求放在数据表中。 由此给您带来的不便、我们深表歉意。
您好、Tony、
由于环路带宽仅为6kHz、因此无需启用 MULT 即可使 FPD=50MHz。 每当 MULT > 1时、MULT 将增加 PLL 的噪声。
这是我的仿真文件、其中包含参考时钟噪声。
e2e.ti.com/.../e2e_5F00_2582.sim
当您修改电路板中的环路滤波器时、请确保将 C3放置在靠近 Vune 引脚的位置。
4675MHz 是分数通道、在 TICS Pro 中、您可能需要找到最佳的 MUS_ORDER。 通常情况下、三阶有利于大多数用例。 PFD_DLY 需要与 MUS_Order 匹配、将鼠标悬停在 PFD_DLY 下拉菜单上以查看应用提示。
尊敬的先生：
相位噪声现在变得越来越好。 当 PLL 频率为4675 GHz 时、我们还有另一个与噪声密度有关的问题。 在 O/P 功率为3dBm 时、噪声密度为~-141dBm/Hz、远高于您的数据表(~-150dBm/Hz)。 请参阅随附文件的详细信息。 请分享您的评论吗？ 可能的根本原因是什么？
Tony
