主题中讨论的其他器件:ADC12DJ3200EVM、
我目前使用的是 ADC12DJ3200EVM、它使用 LMX2582生成 ADC 时钟。 我想使用 PLLatinum Sim 估算 ADC 时钟抖动。
我想使用9位 ENOB 对从直流到5GHz 的信号进行采样、因此 RMS 抖动目标是 TJ < 1/(2 * pi*fin (max)* 2^B)= 62.2fs。
PLLatinum Sim 表明 LMX2582器件可以满足此抖动要求、但是、在使用该工具时、我注意到一些奇怪的问题、希望 TI 对此进行评论。
以下步骤序列演示了问题示例;
1.启动 PLLatinum Sim 并选择 LMX2582器件
2.将功能级别设置为“高级”
3.选择“相位噪声”选项卡,并通过选择“使用指标”来打开 OSC 噪声
4.将 VCO 频率更改为5000MHz,以便输出时钟更改为2500MHz。 这是我计划使用 ADC 的标称采样率。
5.将 PFD 频率更改为200MHz 以打开输入倍频器,并将混频器顺序更改为1以清除反馈分频器警告(红色背景)。
6.将 KPD 更改为5mA。
7.选择"Filter Designer"选项卡、选中"Loop Bandwidth " Auto 复选框、将"Auto Parameter Strategy"更改为"Optimize Jitter"、然后单击"Calculate Loop Filter"
计算出的抖动为6285fs。 这是一个奇怪的 GUI 错误、其中抖动估算错误。 在"Phase Noise"选项卡下、禁用并重新启用 OSC、抖动重新计算为109.1fs。 禁用 OSC 会将抖动降至108.9fs、因此在该配置中、OSC 不会产生大量抖动。 重复步骤1至7、跳过步骤2、计算出的抖动为108.8fs、然后启用 OSC 会将抖动增加到109fs。 这是 PLLatinum Sim 错误。
我对"优化抖动"的假设是、它将以最小抖动为目标、但情况并非如此。 如果 KPD = 5mA 且 Tj = 190fs、则如果我现在增大 KPD、抖动会降低。 例如、如果我在不重新计算环路滤波器的情况下更改 KPD、则抖动会降低;KPD = 9.688、Tj = 74.95fs、KPD = 19.375mA、Tj = 58.14fs、 Kcp = 24.219mA、Tj = 55.9fs。 这些新 KPD 设置的相位裕度很好。 如果重新计算环路滤波器、则抖动会轻微增加。
为什么"优化抖动"策略不扫描环路带宽以找到最小抖动?
此致、
Dave