[参考译文] LMK05028：具有 DCO 频率控制的 PLL 级联

您好、PHI、

我们的 DPLL 专家将在美国度假。 我们将于周一返回给您。

此致、

您好、PHI、

• 按照所有步骤配置 LMK05028 GUI 开始页面。
  • 在步骤2中、确保仅将所需的输入路由到 DPLL1 (156.25MHz 输出)。 DPLL2将使用 VCO1环回、因此不应向 DPLL2分配任何基准。
  • 在步骤3中、 您可以使用 SW 寄存器控制模式中的手动选择寄存器为 DPLL2选择 VCO1环回。
  • 在步骤5中、确保将两种模式都设置为2环路 TCXO + APLL。
• 运行脚本以生成 DPLL 系数。
• 向下滚动到开始页面上的 DCO 模式、启用 DCO1并禁用 DC2。 将 DCO1设置为 TCXO DCO 模式、并配置频率。 0.1ppb 的步长。 将计算 FDEV 值。 选择所需的 DCO 切换方法(GPIO 引脚或寄存器更新)。

假设 DPLL1在25MHz 下使用 IN0、我附上了一个示例配置、该配置可满足您的要求。

e2e.ti.com/.../LMK05028_5F00_VCO1_5F00_loopback.tcs

此致、

尊敬的 Derek

我将 TCS 文件加载到 LMK05028EVM 板、但它仅控制 PLL1的 DCO。 PLL2不会锁定到 PLL1。

谢谢

您好、PHI、  

此配置有点复杂、需要在工作台上进行验证。 这可能需要一些时间。 不过，我以前有几个问题。  

只有一个 TCXO 被使用、它可以进入两个 DPLL、并且它会在相同的程度上校正每个 APLL。 需要将一个 TCXO DPLL 锁定回环模式而不是锁定到 TCXO 的驱动因素是什么？ 然后、两个 DPLL 需要在应用 DCO 后观察到相同的行为、因为它们被锁定到相同的源。 优点是否纯粹是为了能够更新一组寄存器而不是2组？  

第二个问题、为什么不对非 DCO DPLL/APLL 环路使用参考 DPLL。  

• 环路1：2环路 TCXO DPLL/APLL  
• 环路2：2环路 REF DPLL / APLL - REF DPLL 锁定到 VCO1环回(无需提供基准输入)  

设置仍然与仅提供 TCXO 相同。 PLL1上的 DCO 校正将导致 PLL1 VCO 频率移动、这将导致 DPLL2的基准输入移动、并允许环路2发生相同的变化。 请告诉我您的意见。  

谢谢、此致、

Amin  

你(们)好

我在 DCO 模式下使用 PLL1进行精确的频率和相位控制(IEEE 1588从器件)、我希望 PLL2直接锁定到 PLL1以保持逻辑相位使用122.88MHz 域锁定到156.25MHz 域。 我可以通过寄存 器使 PLL2的频率与 PLL1相同、但我认为它不能同时完成、然后将累加相位差。

关于第二个问题：是的、我们可以这样设置。 我只会发布有关设置级联 PLL 的问题 LOOP2可以是 REF-DPLL/APLL 或 TCXO-DPLL/APLL

 请在工作台上进行验证、并指导我如何配置级联 PLL。

谢谢

您好、PHI、  

感谢您提供详细信息。 我可能会建议使用替代方法-跟随器环路处于 REF DPLL/APLL 模式。  

我将在下周之前无法进入实验室-因此、预计下周 1/21结束前会有下一次响应(希望有配置)。  

谢谢、此致、

Amin  

您好 Amin

我测试了您的配置、但它不起作用。 我读取 DPLL2的状态保持位是标志。 我将 Out0路由到参考旁路 DPLL2进行测量、但它没有输出信号。  

你(们)好

我刚刚注意到您设置的.TCS 文件 in3为17.361111Hz、因此我将 in3更改为17.361111MHz、然后运行脚本并将 in3连接到17.361111MHz 信号

 当我手动选择 in3和 manual holdover 时。 DPLL2锁定到 IN3、PLL LOFL 和 LOPL 标志清零。

VCO1环回时的输出电压。  DPL2_REFSET_STAT 被选中为 APLL1-FCLK 并且 DPLL 保持清零、但是 PLL LOFL 和 LOPL 仍然标志。 我已签入频率计数器当通过 DCO 更改 DPLL1的频率时、DPLL2的输出不会锁定到 DPLL1的输出。

谢谢

你(们)好

我按照您的步骤更改.TCS、但 DPLL2仍然无法锁定。 请检查随附的.TCS 文件并在工作台上进行验证。

Thankse2e.ti.com/.../PHITU_5F00_1145.LMK05028_5F00_1_2D00_TCXO_2D00_APLL_5F00_2_2D00_REF_2D00_APLL_5F00_VCO1_2D00_Loopback.tcs

可以了。 在工作台上进行验证后、我将提供反馈。  

Amin  

您好、PHI、  

只是一个更新-我已经尝试在工作台上进行验证、到目前为止还无法锁定它。 将继续调试。  

但是、另一种方法是为两个环路使用 REF DPLL。 没有任何性能下降、并且应该按您的要求运行。 这是一个选项吗？  

谢谢、此致、

Amin  

你(们)好

请帮助我们调试该问题

我不认为替代方案是一种选择

谢谢、此致

你(们)好

我无法理解您之前的答案。   

是的、我们的目标是"仅更新 DCO 中的一个 DPLL、并遵循 PLL1和 PLL2的两个输出"。

请在工作台上验证"参考 DPLL 级联"设置、并向我发送 TCS 文件

谢谢、 此致

您好、PHI、  

生成了配置并附加。  

我认为有一个捕获、为了启用从 PLL1到 DPLL2的反馈-需要启用和编程 DPLL1_CLK_FB_DIV -这是配置 A  

配置 B 是相同的、减去启用 DPL2_CLK_FB_DIV -但我认为这是不正确的。  

因此、配置 A 应该是有效的。  

我将在本周稍后的时间在实验室中尝试此操作、因此现在只需配置即可。  

谢谢、此致、

Amin