我使用 TICS Pro 来配置 LMK04832。 我有一个频率为122.88MHz 的外部 VCXO。 现在、我没有任何其他外部基准。 似乎我成功使用了保持模式：CPout1大约为1.65V、VCXO 输出非常干净。 但我不能锁定 PLL2。 是否有人可以查看我的配置？ 不确定如何在此处上传文件...
e2e.ti.com/.../LMK04832_5F00_U11_5F00_2020_5F00_12_5F00_15_5F00_Holdover.tcs
Thierry、您好！
由于您未使用零延迟模式、是否可以将 N Cal Divider 设置为等于 N Divider 并重试？ 在 VCO 校准期间替换 N 校准分频器、每次写入最低 N 分频器寄存器(地址0x168)后执行该校准。 如果 N Cal Divider 设置不允许 PLL 锁定、则 VCO 将在错误的工作点校准、这可能导致无法锁定。
此致、
您好、Thierry、
除非您的 VCXO 拉范围极窄(±1ppm 或更小)、否则您的 PLL1环路滤波器会因建议的值而不稳定。 请注意使用 CVHD-950时的8°相位裕度(EVM 默认值)；通常需要大于50°：
鉴于 PLL1环路滤波器的不稳定、VCXO 可能会向 PLL2提供奇怪的输入、这可能会导致锁定问题或中断。 我建议先解决这个问题。
我没有看到任何有关 PLL2环路滤波器值、电荷泵等的问题 您使用的是 EVM 还是您自己的设计？ 如果是 EVM、您是否对 OSCin 路径进行了任何修改？ 如果您自己的设计、您是否有可共享的原理图？
考虑将 PLL2相位检测器输入拆分为状态引脚(在 TICS Pro 中的"其他"页面上、您可以将 PLL1_LD 和 PLL2_LD 更改为 PLL2_R/2、PLL2_N/2或 PLL2_R/4、PLL2_N/4；您可能需要/4选项、因为任何高于50MHz 的内容都很难从 GPIO 引脚中获取)。 比较输入与 R/4和 N/4、并查看是否存在会导致 R 输入跟踪低于 N 输入的任何毛刺脉冲或逻辑误差。
此致、
尊敬的 Derek：
以下是示波器图像、其中：
如您所见、CH 3/4是频率约为172.86 MHz (略有变化)的时钟。 CH1是频率的五分之一的时钟、因此34.572MHz 将它们连接在一起。
CH 2看起来不像时钟信号。
还随附了 TICS Pro 配置接口和数据表中的表格。 请注意、数据表中提到 PLL*_N 和 PLL*_N/2、但没有提到 PLL*_N/4。
我不使用 EVM。 因为我使用保持模式、并且外部 VCXO 似乎具有稳定的频率、所以更改环路滤波器是否至关重要？
谢谢你
