[参考译文] LMK04832：无法锁定 PLL2

Thierry、您好！

由于您未使用零延迟模式、是否可以将 N Cal Divider 设置为等于 N Divider 并重试？ 在 VCO 校准期间替换 N 校准分频器、每次写入最低 N 分频器寄存器(地址0x168)后执行该校准。 如果 N Cal Divider 设置不允许 PLL 锁定、则 VCO 将在错误的工作点校准、这可能导致无法锁定。

此致、

我尝试将 N 校准分频器设置为等于 N 分频器、结果不是更好。

CLKout13大约为173MHz、这是意料之外的、我认为它非常高(对于 VCO1、为173*20= 3.46GHz？)

您好、Thierry、

确实、您修改了 N 校准分频器、然后再次写入 N 分频器 LSB 以执行 VCO 校准过程？

我们还能获得您的环路滤波器值吗？

此致、

尊敬的 Derek：

我使用 TICS Pro 生成编程代码(导出十六进制寄存器值)：我按照生成的文件的顺序写入所有寄存器。 附件。

µF 外部 VCXO、PLL1环路滤波器在 CPout1和 GND 之间 µF 三个并联的电容器：0.1 μ F、0.68 μ F、100pF (更确切地说、0.68 µF 通过39k Ω 电阻器接地)。 现在、这不应该是问题、因为我使用了保持？

PLL2环路滤波器包含：

• CPout2和 GND 之间为47pF
• 3900pF 串联、CPout2和 GND 之间为620欧姆、其中电阻器接地。

IIUC TICS Pro 不提供有关环路滤波器的提示、只有 PLLatinum Sim 和时钟架构提供提示？

谢谢你

编辑：正确的文件

e2e.ti.com/.../LMK04832_5F00_U11_5F00_2020_5F00_12_5F00_16_5F00_Holdover_5F00_.txt

e2e.ti.com/.../LMK04832_5F00_U11_5F00_2020_5F00_12_5F00_16_5F00_Holdover_5F00_.tcs

您好、Thierry、

除非您的 VCXO 拉范围极窄(±1ppm 或更小)、否则您的 PLL1环路滤波器会因建议的值而不稳定。 请注意使用 CVHD-950时的8°相位裕度(EVM 默认值)；通常需要大于50°：

鉴于 PLL1环路滤波器的不稳定、VCXO 可能会向 PLL2提供奇怪的输入、这可能会导致锁定问题或中断。 我建议先解决这个问题。

我没有看到任何有关 PLL2环路滤波器值、电荷泵等的问题 您使用的是 EVM 还是您自己的设计？ 如果是 EVM、您是否对 OSCin 路径进行了任何修改？ 如果您自己的设计、您是否有可共享的原理图？

考虑将 PLL2相位检测器输入拆分为状态引脚(在 TICS Pro 中的"其他"页面上、您可以将 PLL1_LD 和 PLL2_LD 更改为 PLL2_R/2、PLL2_N/2或 PLL2_R/4、PLL2_N/4；您可能需要/4选项、因为任何高于50MHz 的内容都很难从 GPIO 引脚中获取)。 比较输入与 R/4和 N/4、并查看是否存在会导致 R 输入跟踪低于 N 输入的任何毛刺脉冲或逻辑误差。

此致、

尊敬的 Derek：

以下是示波器图像、其中：

• CH1被配置为 PLL1_LD (Status_LD1)作为 PLL2 N/A
• CH2被配置为 PLL2_LD (Status_LD2)作为 PLL2 R/A
• CH 3/4是 CLKout13_P/N

如您所见、CH 3/4是频率约为172.86 MHz (略有变化)的时钟。 CH1是频率的五分之一的时钟、因此34.572MHz 将它们连接在一起。
CH 2看起来不像时钟信号。

还随附了 TICS Pro 配置接口和数据表中的表格。 请注意、数据表中提到 PLL*_N 和 PLL*_N/2、但没有提到 PLL*_N/4。

我不使用 EVM。 因为我使用保持模式、并且外部 VCXO 似乎具有稳定的频率、所以更改环路滤波器是否至关重要？

谢谢你

PLL 是否有可能不"看到" OSCin 信号？ 我已经在 OSCin_P 附近检查过、我看到 VCXO 时钟信号的低电平和高电平 分别为0V 和1V 左右。 出于某种原因、OSCin_N 不是交流耦合到 GND、而是直接连接到 GND。

尊敬的 Derek：

感谢您的发帖。 我离开了几天。 我将询问我的同事、我们是否可以移除现有板上 OSCin_N 和 GND 之间的连接。